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硬件描述語言,verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)
標(biāo)簽： verilog HDL 硬件描述語言 解碼器
上傳時(shí)間： 2013-12-22
上傳用戶：sclyutian
Verilog HDL語言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。
標(biāo)簽： Verilog HDL 語言 編寫
上傳時(shí)間： 2015-07-18
上傳用戶：yulg
Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。
標(biāo)簽： Verilog Modsim iout HDL
上傳時(shí)間： 2014-01-15
上傳用戶：lanwei
本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
標(biāo)簽： Verilog FPGA HDL 語言
上傳時(shí)間： 2015-08-04
上傳用戶：15071087253
本原碼是基于Verilog HDL語言編寫的，實(shí)現(xiàn)了SPI接口設(shè)計(jì)，可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計(jì).在MAXII編譯成功,用Modelsim SE 6仿真成功.
上傳用戶：mikesering
本文件提供了用verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
標(biāo)簽： verilog 加法器 HDL 進(jìn)位
上傳時(shí)間： 2013-12-17
上傳用戶：ynwbosss
verilog HDL原碼 一種簡單的同步FIFO原碼，可以被綜合
標(biāo)簽： verilog FIFO HDL
上傳時(shí)間： 2013-12-28
上傳用戶：qwe1234
HDL Synthesizer and Optimizer Modeling Style Guide
標(biāo)簽： Synthesizer Optimizer Modeling Guide
上傳時(shí)間： 2013-12-30
上傳用戶：ippler8
用veilog HDL編的七段譯碼顯示電路。自己做的第一個(gè)此類程序，編譯仿真通過，感覺不錯(cuò)
標(biāo)簽： veilog HDL 譯碼 顯示電路
上傳時(shí)間： 2014-01-25
上傳用戶：gououo
advanced digital design with the verilog HDL
標(biāo)簽： advanced digital verilog design
上傳時(shí)間： 2013-12-15
上傳用戶：爺?shù)臍赓|(zhì)
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