Verilog-HDl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)
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上傳時(shí)間： 2013-08-06
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精通Verilog HDl：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解
標(biāo)簽： Verilog HDl IC設(shè)計(jì) 核心技術(shù)
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專輯類----可編程邏輯器件相關(guān)專輯 Verilog-HDl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.rar
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專輯類-可編程邏輯器件相關(guān)專輯-96冊(cè)-1.77G Verilog-HDl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.pdf
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采用 Verilog HDl 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog
標(biāo)簽： Verilog FPGA HDl 語(yǔ)言
上傳時(shí)間： 2013-07-06
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Verilog HDl程序設(shè)計(jì)教程,一本實(shí)用的教程，值得一看。
標(biāo)簽： Verilog HDl 程序設(shè)計(jì) 教程
上傳時(shí)間： 2013-05-26
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夏宇聞教授的數(shù)字系統(tǒng)設(shè)計(jì)教程Verilog HDl
標(biāo)簽： VERILOG HDl 數(shù)字系統(tǒng)設(shè)計(jì)
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本文利用Verilog HDl 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過(guò)Altera QuartusⅡ 4.1 和ModelSim
標(biāo)簽： Verilog HDl 多功能 數(shù)字
上傳時(shí)間： 2013-07-21
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Mentor Graphics HDl Designer 工具套件，為客戶帶來(lái)生產(chǎn)力更高的設(shè)計(jì)輸入、分析與管理功能，包括更強(qiáng)大的聯(lián)機(jī)資料表格，無(wú)論設(shè)計(jì)復(fù)雜性如何，都能迅速建立高品質(zhì)且結(jié)構(gòu)良好的硬件描述語(yǔ)言。HDl Designer Series可協(xié)助工程師迅速輸入和分析復(fù)雜的ASIC、FPGA和系統(tǒng)單芯片設(shè)計(jì)，讓客戶新產(chǎn)品于更短時(shí)間內(nèi)上
標(biāo)簽： Designer 2010.2 Series HDl
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ALDEC公司的Active-HDl是一個(gè)開(kāi)放型的仿真工具。 可支持幾乎所有的FPGA/CPLD廠商的產(chǎn)品，設(shè)計(jì)輸入可以原理圖或硬件描述語(yǔ)言或有限狀態(tài)機(jī) 方式
標(biāo)簽： Active HDl 30
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