我用過的verilog HDl寫的SDRAM core源程序,經(jīng)過測試應(yīng)用
標(biāo)簽： verilog SDRAM core HDl
上傳時間： 2015-03-31
上傳用戶：15071087253
Verilog HDl硬件描述語言的教程
標(biāo)簽： Verilog HDl 硬件描述語言 教程
上傳時間： 2015-04-04
上傳用戶：lnnn30
verilog HDl. for igginner. tutorial in word file1 KAMPATE
標(biāo)簽： igginner tutorial verilog KAMPATE
上傳時間： 2015-04-07
上傳用戶：chenxichenyue
用Verilog HDl實現(xiàn)I2C總線功能，對I2C總線有很大幫助
標(biāo)簽： Verilog HDl I2C 總線
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
上傳時間： 2013-12-31
上傳用戶：zhouchang199
此設(shè)計采用Verilog HDl硬件語言設(shè)計,在掌宇開發(fā)板上實現(xiàn). 將整個電路分為兩個子模塊，一個提供同步信號（H_SYNC和V_SYNC）及像素位置信息；另一個接收像素位置信息，并輸出顏色信號。這樣便于進(jìn)行圖形修改，同時也容易實現(xiàn)
標(biāo)簽： Verilog HDl 硬件語言設(shè)計 開發(fā)板
上傳時間： 2015-04-11
上傳用戶：myworkpost
采用Verilog HDl設(shè)計,在掌宇智能開發(fā)板上得到實現(xiàn) 根據(jù)搶答器的原理，整個電路可劃分為三部分：采樣電路、門控電路和譯碼電路
標(biāo)簽： Verilog HDl 開發(fā)板 搶答器
上傳時間： 2013-12-21
上傳用戶：zgu489
采用Verilog HDl設(shè)計，在Altera EP1S10S780C6開發(fā)板上實現(xiàn) 選取6MHz為基準(zhǔn)頻率，演奏的是梁祝樂曲
標(biāo)簽： Verilog HDl
上傳用戶：chongcongying
初學(xué)verilog HDl時 找的好資料 大家共享
標(biāo)簽： verilog HDl 家
上傳時間： 2015-04-19
上傳用戶：wfeel
學(xué)習(xí)使用HDl Bencher生成測試積累，并直接調(diào)用ModelSim進(jìn)行仿真的方法.
標(biāo)簽： Bencher HDl 測試 積累
上傳用戶：qb1993225
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