這篇文章討論了不同HDl代碼的編寫方式，對(duì)綜合結(jié)果的影響。閱讀本文對(duì)深入了解綜合工具和提高HDl的編寫水平有不少幫助，原文時(shí)針對(duì)Synopsys的綜合軟件論述的，但對(duì)所有綜合軟件，都有普遍的借鑒意義
標(biāo)簽： Synthesis Coding Styles Guide
上傳時(shí)間： 2014-12-23
上傳用戶：huql11633
本文簡(jiǎn)單探討了verilog HDl設(shè)計(jì)中的可綜合性問(wèn)題，適合HDl初學(xué)者閱讀 用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 電路要分配到不同的進(jìn)程中。 不要使用枚舉類型的屬性。 Integer應(yīng)加范圍限制。 通常的可綜合代碼應(yīng)該是同步設(shè)計(jì)。 避免門級(jí)描述，除非在關(guān)鍵路徑中。
標(biāo)簽： HDl 綜合設(shè)計(jì)
上傳時(shí)間： 2013-10-21
上傳用戶：smallfish
概述:數(shù)字通信和自動(dòng)化控制等領(lǐng)域的高速度發(fā)展和世界范圍的高技術(shù)競(jìng)爭(zhēng)對(duì)數(shù)字系統(tǒng)提出了越來(lái)越高的要求，特別是需要設(shè)計(jì)具有實(shí)時(shí)信號(hào)處理能力的專用集成電路，要求把包括多個(gè)CPU內(nèi)核在內(nèi)的整個(gè)電子系統(tǒng)綜合到一個(gè)芯片(SOC)上。集成電路制造工藝的發(fā)展；知識(shí)產(chǎn)權(quán)核(IP)的重復(fù)利用；硬件描述語(yǔ)言(HDl)的大規(guī)模使用；
標(biāo)簽： Verilog Actel HDl 基本知識(shí)
上傳時(shí)間： 2013-10-28
上傳用戶：pol123
本書是介紹Verilog HDl入門的教材，希望對(duì)各位朋友有用
標(biāo)簽： Verilog HDl 教材
上傳時(shí)間： 2014-01-07
上傳用戶：xiaozhiqban
Verilog HDl 黑金資料
標(biāo)簽： Verilog HDl
上傳時(shí)間： 2013-11-04
上傳用戶：上善若水
基于可變時(shí)的HDl交通燈設(shè)計(jì)
標(biāo)簽： HDl
上傳時(shí)間： 2013-10-16
上傳用戶：小鵬
Verilog HDl 華為入門教程
標(biāo)簽： Verilog HDl 華為 入門教程
上傳時(shí)間： 2013-10-10
上傳用戶：Amygdala
Verilog HDl程序設(shè)計(jì)教程
標(biāo)簽： Verilog HDl 程序設(shè)計(jì) 教程
上傳時(shí)間： 2013-11-22
上傳用戶：wuchunwu
用Verilog HDl實(shí)現(xiàn)I2C總線功能
標(biāo)簽： Verilog HDl I2C
上傳時(shí)間： 2013-11-07
上傳用戶：源弋弋
硬件描述語(yǔ)言HDl的現(xiàn)狀與發(fā)展
標(biāo)簽： HDl 硬件描述語(yǔ)言 發(fā)展
上傳時(shí)間： 2013-10-14
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