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async--RS232VERILOG HDl原代碼
標簽： VERILOG async 232 HDl
上傳時間： 2015-06-18
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HDl編程風(fēng)格，很有用,希望對大家有所幫助。
標簽： HDl 編程
上傳時間： 2015-06-23
上傳用戶：luke5347
用Verilog HDl 語言寫的在LCD液晶上顯示文字的源程序
標簽： Verilog HDl LCD 語言
上傳時間： 2014-01-26
上傳用戶：a3318966
FPGA/CPLD應(yīng)用,uart的Verilog HDl原碼
標簽： Verilog FPGA CPLD uart
上傳時間： 2013-12-28
上傳用戶：lizhizheng88
This Verilog HDl description implements a UART.
標簽： description implements Verilog This
上傳時間： 2013-12-17
上傳用戶：wff
Verilog HDl編寫的CPU模型，很經(jīng)典，比較通用
標簽： Verilog HDl CPU 編寫
上傳時間： 2013-12-24
上傳用戶：龍飛艇
Verilog HDl編寫的總線功能模型，十分有用，需要的下載
標簽： Verilog HDl 編寫 總線
上傳時間： 2013-12-20
上傳用戶：ls530720646
xlinix 公司的 SPARTAN-3 片子 Spartan-3E HDl 設(shè)計庫指南 本人正在使用 如果需要其他信息的 可以和我聯(lián)系
標簽： SPARTAN Spartan xlinix HDl
上傳時間： 2014-02-12
上傳用戶：lnnn30
Debussy是NOVAS Software, Inc(思源科技)發(fā)展的HDl Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強大的功能是：能夠在HDl source code、schematic diagram、waveform、state bubble diagram之間，即時做trace，協(xié)助工程師debug。 可能您會覺的：只要有simulator如ModelSim就可以做debug了，我何必再學(xué)這套軟體呢? 其實Debussy v5.0以後的新版本，還提供了nLint -- check coding style & synthesizable，這蠻有用的，可以協(xié)助工程師了解如何寫好coding style，並養(yǎng)成習(xí)慣。 下圖所示為整個Debussy的原理架構(gòu)，可歸納幾個結(jié)論：
標簽： Analysis Software Debussy Debug
上傳時間： 2014-01-14
上傳用戶：hustfanenze
計數(shù)器 同步異步預(yù)置數(shù)清零 verilog HDl 編寫
標簽： verilog HDl 計數(shù)器 編寫
上傳時間： 2013-12-18
上傳用戶：鳳臨西北
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