PCI橋接IP Core的VeriIog HDL實現
PCI總線是目前最為流行的一種局部性總線 通過對PCI總線一些典型功能的分析以及時序的闡述,利用VetilogHDL設計了一個將非PCI功能設備轉接到PC1總線上的IP Core 同時,通過在Mode...
PCI總線是目前最為流行的一種局部性總線 通過對PCI總線一些典型功能的分析以及時序的闡述,利用VetilogHDL設計了一個將非PCI功能設備轉接到PC1總線上的IP Core 同時,通過在Mode...
分析了多顆成像衛星對區域目標的協同觀測問題的特點,提出了基于星載遙感器的幅寬、側擺能力以及衛星軌道參數的動態區域劃分方法,該方法能夠根據衛星參數及偏移參數動態劃分候選觀測場景,從而充分利用衛星每次過境...
介紹了SoPC(System on a Programmable Chip)系統的概念和特點,給出了基于PLB總線的異步串行通信(UART)IP核的硬件設計和實現。通過將設計好的UART IP核集成到...
基于雷達目標一維距離像非衰減指數和模型,文中將遺傳算法和Relax算法相結合求取目標散射中心參數,充分發揮兩種算法的優勢,通過仿真分析證明了文中方法的有效性。 ...
為了實現對成像測井系統中井下儀器所采集數據的實時顯示,設計了一種基于ARM LPC1788的顯示系統。該系統主要用來接收上位機命令,采集各種模擬信號,將采集數據實時顯示在液晶屏上。軟件部分采用Keil...
IP核生成文件:(Xilinx/Altera 同) IP核生成器生成 ip 后有兩個文件對我們比較有用,假設生成了一個 asyn_fifo 的核,則asyn_fifo.veo 給出了例...
7.4 基于IP CORE的BLOCK RAM設計修改稿。...
定制簡單LED的IP核的設計源代碼...
這一節的目的是使用XPS為ARM PS 處理系統 添加額外的IP。從IP Catalog 標簽添加GPIO,并與ZedBoard板子上的8個LED燈相連。當系統建立完后,產生bitstream...
對于利用LabVIEW FPGA實現RIO目標平臺上的定制硬件的工程師與開發人員,他們可以很容易地利用所推薦的組件設計構建適合其應用的、可復用且可擴展的代碼模塊。基于已經驗證的設計進行代碼模塊開發,將...