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Ip

Ip指網(wǎng)際互連協(xié)議，InternetProtocol的縮寫，是TCP/Ip體系中的網(wǎng)絡(luò)層協(xié)議。設(shè)計(jì)Ip的目的是提高網(wǎng)絡(luò)的可擴(kuò)展性：一是解決互聯(lián)網(wǎng)問題，實(shí)現(xiàn)大規(guī)模、異構(gòu)網(wǎng)絡(luò)的互聯(lián)互通；二是分割頂層網(wǎng)絡(luò)應(yīng)用和底層網(wǎng)絡(luò)技術(shù)之間的耦合關(guān)系，以利于兩者的獨(dú)立發(fā)展。根據(jù)端到端的設(shè)計(jì)原則，Ip只為主機(jī)提供一種無連接、不可靠的、盡力而為的數(shù)據(jù)包傳輸服務(wù)。[1]

  • 如何仿真Ip核(建立modelsim仿真庫完整解析)

    　　Ip核生成文件：（Xilinx/Altera 同） 　　Ip核生成器生成 Ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫的模塊，仿真時(shí)該文件也要加入工程。（在 ISE中點(diǎn)中該核，在對(duì)應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。

    標(biāo)簽： modelsim 仿真 Ip核 仿真庫

    上傳時(shí)間： 2013-10-20

    上傳用戶：lingfei

  • 7.4 基于Ip CORE的BLOCK RAM設(shè)計(jì)修改稿

    7.4 基于Ip CORE的BLOCK RAM設(shè)計(jì)修改稿。

    標(biāo)簽： BLOCK CORE 7.4 RAM

    上傳時(shí)間： 2013-11-07

    上傳用戶：sammi

  • 定制簡(jiǎn)單LED的Ip核的設(shè)計(jì)源代碼

    定制簡(jiǎn)單LED的Ip核的設(shè)計(jì)源代碼

    標(biāo)簽： LED 定制 Ip核 源代碼

    上傳時(shí)間： 2013-10-19

    上傳用戶：gyq

  • 自學(xué)ZedBoard：使用Ip通過ARM PS訪問FPGA（源代碼）

    　　這一節(jié)的目的是使用XPS為ARM PS 處理系統(tǒng) 添加額外的Ip。從Ip Catalog 標(biāo)簽添加GPIO，并與ZedBoard板子上的8個(gè)LED燈相連。當(dāng)系統(tǒng)建立完后，產(chǎn)生bitstream，并對(duì)外設(shè)進(jìn)行測(cè)試。本資料為源代碼，原文設(shè)計(jì)過程詳見：【 玩轉(zhuǎn)賽靈思Zedboard開發(fā)板（4）：如何使用自帶外設(shè)Ip讓ARM PS訪問FPGA？】 　　硬件平臺(tái)：Digilent ZedBoard 　　開發(fā)環(huán)境：Windows XP 32 bit 　　軟件： XPS 14.2 +SDK 14.2

    標(biāo)簽： ZedBoard FPGA ARM 訪問

    上傳時(shí)間： 2013-11-06

    上傳用戶：yuchunhai1990

  • 使用LabVIEW FPGA模塊設(shè)計(jì)Ip核

    對(duì)于利用LabVIEW FPGA實(shí)現(xiàn)RIO目標(biāo)平臺(tái)上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計(jì)構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊。基于已經(jīng)驗(yàn)證的設(shè)計(jì)進(jìn)行代碼模塊開發(fā)，將使現(xiàn)有Ip在未來應(yīng)用中得到更好的復(fù)用，也可以使在不同開發(fā)人員和內(nèi)部組織之間進(jìn)行共享和交換的代碼更好服用

    標(biāo)簽： LabVIEW FPGA Ip核 模塊設(shè)計(jì)

    上傳時(shí)間： 2013-10-14

    上傳用戶：xiaodu1124

  • 基于Quartus II免費(fèi)Ip核的雙端口RAM設(shè)計(jì)實(shí)例

    　　QuartusII中利用免費(fèi)Ip核的設(shè)計(jì) 　　作者：雷達(dá)室 　　以設(shè)計(jì)雙端口RAM為例說明。 　　Step1：打開QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對(duì)話框，點(diǎn)擊Next；

    標(biāo)簽： Quartus RAM Ip核 雙端口

    上傳時(shí)間： 2013-10-18

    上傳用戶：909000580

  • 基于FPGA的GPIB接口Ip核的研究與設(shè)計(jì)

    基于FPGA的GPIB接口Ip核的研究與設(shè)計(jì)

    標(biāo)簽： FPGA GPIB 接口 Ip核

    上傳時(shí)間： 2013-10-19

    上傳用戶：wudu0932

  • ISE新建工程及使用Ip核步驟詳解

    ISE新建工程及使用Ip核步驟詳解

    標(biāo)簽： ISE Ip核 工程

    上傳時(shí)間： 2015-01-01

    上傳用戶：liuxinyu2016

  • 基于FPGA的DDS Ip核設(shè)計(jì)方案

    以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS Ip核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS Ip核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。

    標(biāo)簽： FPGA DDS Ip核 設(shè)計(jì)方案

    上傳時(shí)間： 2013-12-22

    上傳用戶：forzalife

  • wp379 AXI4即插即用Ip

    In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (Ip) imperative.However, integrating numerous Ip blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date Ip fromreliable sources.

    標(biāo)簽： AXI4 379 wp 即插即用

    上傳時(shí)間： 2013-11-11

    上傳用戶：csgcd001

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