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Ip

Ip指網際互連協議,InternetProtocol的縮寫,是TCP/Ip體系中的網絡層協議。設計Ip的目的是提高網絡的可擴展性:一是解決互聯網問題,實現大規模、異構網絡的互聯互通;二是分割頂層網絡應用和底層網絡技術之間的耦合關系,以利于兩者的獨立發展。根據端到端的設計原則,Ip只為主機提供一種無連接、不可靠的、盡力而為的數據包傳輸服務。[1]
  • 如何仿真Ip核(建立modelsim仿真庫完整解析)

      Ip核生成文件:(Xilinx/Altera 同)   Ip核生成器生成 Ip 后有兩個文件對我們比較有用,假設生成了一個 asyn_fifo 的核,則asyn_fifo.veo 給出了例化該核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是該核的行為模型,主要調用了 xilinx 行為模型庫的模塊,仿真時該文件也要加入工程。(在 ISE中點中該核,在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件)。如下圖所示。

    標簽: modelsim 仿真 Ip 仿真庫

    上傳時間: 2013-10-20

    上傳用戶:lingfei

  • 7.4 基于Ip CORE的BLOCK RAM設計修改稿

    7.4 基于Ip CORE的BLOCK RAM設計修改稿。

    標簽: BLOCK CORE 7.4 RAM

    上傳時間: 2013-11-07

    上傳用戶:sammi

  • 定制簡單LED的Ip核的設計源代碼

    定制簡單LED的Ip核的設計源代碼

    標簽: LED 定制 Ip 源代碼

    上傳時間: 2013-10-19

    上傳用戶:gyq

  • 自學ZedBoard:使用Ip通過ARM PS訪問FPGA(源代碼)

      這一節的目的是使用XPS為ARM PS 處理系統 添加額外的Ip。從Ip Catalog 標簽添加GPIO,并與ZedBoard板子上的8個LED燈相連。當系統建立完后,產生bitstream,并對外設進行測試。本資料為源代碼,原文設計過程詳見:【 玩轉賽靈思Zedboard開發板(4):如何使用自帶外設Ip讓ARM PS訪問FPGA?】   硬件平臺:Digilent ZedBoard   開發環境:Windows XP 32 bit   軟件: XPS 14.2 +SDK 14.2

    標簽: ZedBoard FPGA ARM 訪問

    上傳時間: 2013-11-06

    上傳用戶:yuchunhai1990

  • 使用LabVIEW FPGA模塊設計Ip

    對于利用LabVIEW FPGA實現RIO目標平臺上的定制硬件的工程師與開發人員,他們可以很容易地利用所推薦的組件設計構建適合其應用的、可復用且可擴展的代碼模塊。基于已經驗證的設計進行代碼模塊開發,將使現有Ip在未來應用中得到更好的復用,也可以使在不同開發人員和內部組織之間進行共享和交換的代碼更好服用

    標簽: LabVIEW FPGA Ip 模塊設計

    上傳時間: 2013-10-14

    上傳用戶:xiaodu1124

  • 基于Quartus II免費Ip核的雙端口RAM設計實例

      QuartusII中利用免費Ip核的設計   作者:雷達室   以設計雙端口RAM為例說明。   Step1:打開QuartusII,選擇File—New Project Wizard,創建新工程,出現圖示對話框,點擊Next;

    標簽: Quartus RAM Ip 雙端口

    上傳時間: 2013-10-18

    上傳用戶:909000580

  • 基于FPGA的GPIB接口Ip核的研究與設計

    基于FPGA的GPIB接口Ip核的研究與設計

    標簽: FPGA GPIB 接口 Ip

    上傳時間: 2013-10-19

    上傳用戶:wudu0932

  • ISE新建工程及使用Ip核步驟詳解

    ISE新建工程及使用Ip核步驟詳解

    標簽: ISE Ip 工程

    上傳時間: 2015-01-01

    上傳用戶:liuxinyu2016

  • 基于FPGA的DDS Ip核設計方案

    以Altera公司的Quartus Ⅱ 7.2作為開發工具,研究了基于FPGA的DDS Ip核設計,并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS Ip核封裝成為SOPC Builder自定義的組件,結合32位嵌入式CPU軟核Nios II,構成可編程片上系統(SOPC),利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成,利用 SOPC技術,在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺,達到既簡化電路設計、又提高系統穩定性和可靠性的目的。

    標簽: FPGA DDS Ip 設計方案

    上傳時間: 2013-12-22

    上傳用戶:forzalife

  • wp379 AXI4即插即用Ip

    In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (Ip) imperative.However, integrating numerous Ip blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date Ip fromreliable sources.

    標簽: AXI4 379 wp 即插即用

    上傳時間: 2013-11-11

    上傳用戶:csgcd001

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