本文以數(shù)字信號處理系統(tǒng)為應(yīng)用背景，圍繞基于FPGA的ⅡR數(shù)字濾波器的實現(xiàn)技術(shù)展開了研究。 首先以ⅡR數(shù)字濾波器的優(yōu)化設(shè)計基本理論為依據(jù)，研究了在頻域上的最小均方誤差設(shè)計法和在時域上的最小平方誤差設(shè)計法。以四階和六階兩個ⅡR低通數(shù)字濾波器設(shè)計為例，利用Matlab軟件進行輔助設(shè)計，探討了濾波器的設(shè)計過程。 然后著重研究了FPGA的設(shè)計方法和設(shè)計流程，在設(shè)計中采用了層次化、模塊化的設(shè)計思想，將整個濾波器劃分為多個功能模塊，利用VHDL語言編程和原理圖兩種設(shè)計技術(shù)進行了ⅡR濾波器的各個功能模塊的設(shè)計，采用EPlCl2Q240器件實現(xiàn)了基于FPGA的二個二階節(jié)級聯(lián)型結(jié)構(gòu)的四階ⅡR低通數(shù)字濾波器，并類推了設(shè)計六階ⅡR低通數(shù)字濾波器。最后用QuartusⅡ4.0軟件進行了綜合與仿真，用MATLAB7.0軟件對仿真結(jié)果進行了分析，最終在GW48-PK2開發(fā)系統(tǒng)中進行了硬件電路驗證，得出了實際濾波效果測試波形，驗證了所設(shè)計濾波器的正確性。 本設(shè)計對于用二階節(jié)級聯(lián)型結(jié)構(gòu)構(gòu)成的ⅡR數(shù)字濾波器硬件電路具有通用性，通過改變二階節(jié)級聯(lián)型結(jié)構(gòu)的數(shù)量，可以構(gòu)成任意偶數(shù)階的濾波器；同時，通過上模型中系數(shù)的變換，也可以構(gòu)成相應(yīng)階數(shù)的高通、帶通、帶阻等濾波器。
標簽： FPGA 數(shù)字濾波器
上傳時間： 2013-06-20
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隨著ASIC設(shè)計規(guī)模的增長，功能驗證已成為整個開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應(yīng)用的要求，基于FPGA組的原型驗證方法能有效縮短系統(tǒng)的開發(fā)周期，可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計規(guī)模的增長，單芯片已無法容納整個設(shè)計，所以常常需要對設(shè)計進行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進行了深入的研究，提出了FPGA陣列的非對稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對稱互連結(jié)構(gòu)相比，該結(jié)構(gòu)能提供更多的互連通道，可實現(xiàn)對I/O數(shù)量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現(xiàn)有的兩類分割算法存在的不足，提出并實現(xiàn)了基于設(shè)計模塊的邏輯分割算法，該算法有三個重要特征：1)基于設(shè)計代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導(dǎo)邏輯分割過程，避免了設(shè)計分割過程的盲目性，簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究，提出了兩種基于不同任務(wù)分配策略的并行分割算法，并對其進行了模擬和性能分析；驗證了采用并行方案對ASIC邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結(jié)構(gòu)，使用原型系統(tǒng)驗證方法對某一大規(guī)模ASIC設(shè)計進行了邏輯分割和功能驗證。實驗結(jié)果表明，使用改進后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實現(xiàn)ASIC設(shè)計的分割和驗證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個驗證過程提供更好的支持，滿足現(xiàn)在和將來大規(guī)模ASIC邏輯驗證的需求。
上傳時間： 2013-06-12
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相位激光測距是一種高精度的距離測量技術(shù)，隨著電子器件和信號處理技術(shù)的發(fā)展，這種測距技術(shù)在軍用和民用領(lǐng)域必將得到更為廣泛的研究和應(yīng)用。本文介紹了一種基于FPGA嵌入式技術(shù)的相位激光測距系統(tǒng)，該系統(tǒng)采用先進的FPGA技術(shù)，實現(xiàn)了調(diào)制信號產(chǎn)生、信息控制與處理三個模塊的整合，解決了傳統(tǒng)相位激光測距所難以克服的弱點。 文中闡述了激光測距和調(diào)制信號源的基本原理，分析了影響測距精度的因素，指出應(yīng)用DDS技術(shù)可以實現(xiàn)寬帶、高精度的調(diào)制信號輸出，說明了引起DDS輸出信號雜散的原因和解決的辦法。分析了應(yīng)用FFT運算實現(xiàn)信號相位提取的基本原理及設(shè)計方法，采用這種檢相技術(shù)，可以極大地提高測相精度與靈敏度。提出了基于FPGA嵌入式系統(tǒng)的相位式激光測距機的整體設(shè)計，并就各部分進行了詳細的分析與設(shè)計。介紹了激光測距系統(tǒng)的外圍電路和基于QuartusⅡ集成軟件平臺的部分硬件電路的設(shè)計，并對其中的設(shè)計進行了仿真和驗證，總結(jié)提出了對系統(tǒng)今后的進一步改進和完善的思路。
標簽： FPGA 嵌入式系統(tǒng) 激光測距機
上傳時間： 2013-06-28
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隨著國民經(jīng)濟的飛速發(fā)展，傳統(tǒng)的電機已無法滿足當前工程的要求，其作用也由過去簡單的起停控制、提供動力上升到要求對其速度、位置、轉(zhuǎn)矩等進行精確的控制，并能實現(xiàn)快速加速、減速、反轉(zhuǎn)以及準確停止等，使被驅(qū)動的機械運動符合于集的要求。在集成電路、現(xiàn)代電子技術(shù)及控制理論飛速發(fā)展的今天，電機控制技術(shù)也得到了飛快的發(fā)展，電機控制器也由模擬分立元件構(gòu)成的電路向數(shù)模混合、全數(shù)字方向發(fā)展。本論文主要研究了FPGA芯片在電機控制器中的應(yīng)用。 論文首先對無刷直流電機系統(tǒng)進行了綜合性論述。對系統(tǒng)的組成、及系統(tǒng)中主要部分：如位置傳感器、逆變器和功率器件、供電直流電源進行了較詳細的說明；并且提出了與本研究相關(guān)的控制機理和實施方案。 其次，論文對FPGA芯片的特點及配置電路、以及以FPGA-FLEX10K10為核心的控制器電路的組成進行了較詳細的論述；同時對超高速集成電路硬件描述語言(VHDL)的特點和應(yīng)用進行了研究；并提出了應(yīng)用FPGA芯片對電機速度進行控制的系統(tǒng)構(gòu)成及工作原理。 論文還對FPGA芯片與DSP芯片共同完成電機控制的方案進行了論述，利用ALTERA公司的FPGA芯片完成了電機控制器的設(shè)計、制造和調(diào)試，并在此基礎(chǔ)上分析研究了利用此控制器對無刷直流電機進行調(diào)速控制的方法；兩種控制器共同工作，組合方便、功能強大，適合在高精度、高效、寬變速控制的應(yīng)用場合下，可對電機實現(xiàn)精度更高、策略更復(fù)雜的控制。 論文最后還對在具體產(chǎn)品中的應(yīng)用效果及行了簡單分析。
標簽： FPGA 電機控制器 中的應(yīng)用
上傳時間： 2013-08-04
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USB(UniversalSerialBus，通用串行總線)作為一種新興的計算機外設(shè)總線標準，由于它有使用方便、真正的熱插拔、高性能和系統(tǒng)造價低廉等優(yōu)點，其迅速得到了大規(guī)模的應(yīng)用。同時，隨著電子技術(shù)的不斷發(fā)展與進步，基于EDA技術(shù)的芯片設(shè)計正在成為電子系統(tǒng)設(shè)計的主流。 本文首先簡述了USB協(xié)議；然后給出了基于USB、FPGA和51單片機通用的數(shù)字信號處理實驗平臺方案；接著詳細討論了串行AD、串行DA與FPGA，存儲器與FPGA，51與FPGA，PDIUSBD12與51等硬件模塊的設(shè)計；并對相應(yīng)模塊分別進行基于VHDL和C51的軟件設(shè)計；最后討論了USB驅(qū)動程序和相關(guān)動態(tài)連接庫的使用以及應(yīng)用程序的開發(fā)。 該通用的數(shù)字信號處理實驗平臺不僅可以進行完成AD采集數(shù)據(jù)、DA輸出、USB與PC機通信實驗，也還可以進行一些復(fù)雜的數(shù)字信號處理實驗，如濾波和譜分析等。
標簽： FPGA USB 實驗 系統(tǒng)開發(fā)
上傳時間： 2013-04-24
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本課題首先研究了常規(guī)的RS譯碼器的算法，確定在關(guān)鍵方程的計算中采用一種新改進的BM算法，然后提出了基于復(fù)數(shù)基的有限域快速并行乘法器和利用冪指數(shù)相減進行除法計算的有限域除法器，通過這些優(yōu)化方法提高了RS譯碼器的速度，減少了譯碼延時和硬件資源使用，最后利用VHDL硬件描述語言在FPGA上實現(xiàn)了流水線處理的RS(255,223)譯碼器。 本課題實現(xiàn)的RS(255,223)硬件譯碼器的性能在國內(nèi)具有領(lǐng)先水平，對我國以后航天項目高速數(shù)據(jù)傳輸系統(tǒng)的設(shè)計有著很大的意義。
上傳時間： 2013-06-29
上傳用戶：gokk
本文將電路接口技術(shù)與硬件可編程技術(shù)相結(jié)合，提出了用可編程芯片來控制IDE硬盤進行高速數(shù)據(jù)記錄，能夠滿足機載數(shù)據(jù)記錄設(shè)備重量輕、容量大、速度快的要求。 論文對硬盤ATA接口標準進行了研究，對VHDL語言、現(xiàn)場可編程門陣列器件(FPGA)實現(xiàn)硬件電路的原理和方法進行了深入分析，在此基礎(chǔ)上完成了基于FPGA的數(shù)據(jù)記錄控制器的設(shè)計。文中選擇了具有低功耗、低成本、高性能的FPGA芯片(型號為CycloneEP1C3T144C8)，將各功能模塊級聯(lián)成系統(tǒng)在該芯片上完成了控制器系統(tǒng)級的設(shè)計與仿真驗證，驗證結(jié)果表明了用FPGA實現(xiàn)高速數(shù)據(jù)記錄控制器的可行性。所設(shè)計的VHDL代碼經(jīng)QuartusⅡ綜合、布局布線、管腳分配后，在FPGA內(nèi)部可以達到104.46Mhz的電路工作速度，F(xiàn)PGA與硬盤之間采用ATA接口的UltraDMA模式2傳輸方式，可以達到33.3MByte/s的突發(fā)數(shù)據(jù)傳輸率。文中對所用到的FPGA設(shè)計技術(shù)給予了詳細說明，對各功能模塊的設(shè)計給予了詳細闡述，對關(guān)鍵設(shè)計給出了VHDL源代碼，還討論了FPGA設(shè)計中時序約束的作用，給出了本文所做時序約束的方法。 本文中所論述的工作對以后機載數(shù)據(jù)記錄系統(tǒng)的設(shè)計具有重要的鋪墊作用。文中在總結(jié)所做工作的同時，還對下一步工作提出了有益的建議。
標簽： FPGA 機載 高速數(shù)據(jù) 記錄系統(tǒng)
上傳時間： 2013-08-05
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本文對于全并行Viterbi譯碼器的設(shè)計及其FPGA實現(xiàn)方案進行了研究，并最終將用FPGA實現(xiàn)的譯碼器嵌入到某數(shù)字通信系統(tǒng)之中。 首先介紹了卷積碼及Viterbi譯碼算法的基本原理，并對卷積碼的糾錯性能進行了理論分析。接著介紹了Viterbi譯碼器各個模塊實現(xiàn)的一些經(jīng)典算法，對這些算法的硬件結(jié)構(gòu)設(shè)計進行優(yōu)化并利用FPGA實現(xiàn)，而后在QuartusⅡ平臺上對各模塊的實現(xiàn)進行仿真以及在Matlab平臺上對結(jié)果進行驗證。最后給出Viterbi譯碼模塊應(yīng)用在實際系統(tǒng)上的誤碼率測試性能結(jié)果。 測試結(jié)果表明，系統(tǒng)的誤碼率達到了工程標準的要求，從而驗證了譯碼器設(shè)計的可靠性，同時所設(shè)計的基于FPGA實現(xiàn)的全并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膽?yīng)用場合。
上傳時間： 2013-07-30
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本文采用基于運動補償?shù)乃惴?對去隔行系統(tǒng)及其FPGA設(shè)計作了深入的研究.該系統(tǒng)包括三個關(guān)鍵模塊運動估計模塊是去隔行系統(tǒng)的設(shè)計重點,設(shè)計為雙向運動估計,采用菱形快速搜索算法,主要分為計算和控制兩大部分.計算部分為SAD計算模塊,采用累加樹和流水線技術(shù);控制部分根據(jù)菱形搜索算法的第三步搜索的特點,對比較模塊、SAD暫存器等模塊做了具體的設(shè)計.對于運動補償模塊采用雙向補償?shù)乃惴?補償精度為半像素.根據(jù)半像素點的位置將運動補償計算分為四個狀態(tài),并通過對四個狀態(tài)計算特點的分析設(shè)計了加法器的結(jié)構(gòu)復(fù)用.同時基于視頻數(shù)據(jù)處理的需要,設(shè)計了四個具有雙體存儲結(jié)構(gòu)的內(nèi)部緩存器,由FPGA內(nèi)部的嵌入式陣列塊實現(xiàn).根據(jù)運動估計模塊和運動補償模塊的計算特點,分別對緩存器的結(jié)構(gòu)、讀寫時序和列序號控制進行設(shè)計,有效提高了數(shù)據(jù)的存取效率.本文對于這三個去隔行系統(tǒng)的關(guān)鍵模塊都給出了RTL級設(shè)計和模塊的功能仿真,并在最后一章中給出了去隔行系統(tǒng)的FPGA設(shè)計.
上傳時間： 2013-06-11
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本文簡單介紹了脈沖式激光測距原理、相位式激光測距的原理及相位測量技術(shù)。根據(jù)課題的要求，給出了電路系統(tǒng)設(shè)計方案，選擇了合適測相系統(tǒng)電路參數(shù)，分析了調(diào)制波的噪聲對系統(tǒng)的影響，計算出能滿足系統(tǒng)精度要求的最低信噪比，對偶然誤差、信號變化幅度大小、零點漂移和電路的相位延遲等原因引起的測量誤差，提出了具體的解決措施，這些措施提高了數(shù)字檢相電路的測相精度和穩(wěn)定性。 根據(jù)電路系統(tǒng)設(shè)計方案，著重對混頻電路、整形電路和自動數(shù)字檢相電路進行了較為深入的分析與討論，其中自動數(shù)字檢相電路采用大規(guī)模可編程邏輯器件FPGA實現(xiàn)。 文中述敘了利用FPGA實現(xiàn)自動數(shù)字檢相的原理及方法步驟，分析了FPGA實現(xiàn)鑒相功能的可靠性。根據(jù)設(shè)計要求，選擇合適的FPGA邏輯器件和配置器件，使用QuartusⅡ軟件開發(fā)可編程邏輯器件及VHDL編程，給出了用QuartusⅡ軟件進行數(shù)字檢相測量的系統(tǒng)仿真結(jié)果和混頻電路、比較電路、數(shù)字檢相電路的實驗結(jié)果，對在沒有零角度位置標志信號和沒有允許計數(shù)標志信號條件下的實驗結(jié)果的精度進行了分析。根據(jù)誤差結(jié)果分析，提出了下一步研究改進的措施和思路。
標簽： FPGA 相位 激光測距 信號處理技術(shù)
上傳時間： 2013-04-24
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