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Batch version of the back-propagation algorithm. ％ Given a set of corresponding input-OUTput pairs and an initial network ％ [W1,W2,critvec,iter]=batbp(NetDef,W1,W2,PHI,Y,trparms) trains the ％ network with backpropagation. ％ ％ The activation functions must be either linear or tanh. The network ％ architecture is defined by the matrix NetDef consisting of two ％ rows. The first row specifies the hidden layer while the second ％ specifies the OUTput layer. ％
標(biāo)簽： back-propagation corresponding input-OUTput algorithm
上傳時(shí)間： 2016-12-27
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Produces a matrix of derivatives of network OUTput w.r.t. ％ each network weight for use in the functions NNPRUNE and NNFPE.
標(biāo)簽： network w.r.t. derivatives Produces
上傳時(shí)間： 2013-12-18
上傳用戶：sunjet
verilog code 4-bit carry look-ahead adder OUTput [3:0] s //summation OUTput cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級(jí)進(jìn)位
標(biāo)簽： OUTput look-ahead summation carryout
上傳時(shí)間： 2017-01-07
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verilog code 16-bit carry look-ahead adder OUTput [15:0] sum // 相加總和 OUTput carryout // 進(jìn)位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級(jí)進(jìn)位 C0
標(biāo)簽： OUTput look-ahead carryout verilog
上傳時(shí)間： 2014-12-06
上傳用戶：ls530720646
verilog code array_multiplier OUTput [7:0] product input [3:0] wire_x input [3:0] wire_y
標(biāo)簽： input array_multiplier verilog product
上傳時(shí)間： 2014-01-04
上傳用戶：wxhwjf
verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor OUTput [4:0]Quotient OUTput [8:0]Remainder
標(biāo)簽： input Dividend Quotient verilog
上傳時(shí)間： 2014-11-27
上傳用戶：三人用菜
編寫input()和OUTput()函數(shù)輸入，輸出5個(gè)學(xué)生的數(shù)據(jù)記錄，主要練習(xí)使用這兩個(gè)函數(shù)
標(biāo)簽： OUTput input 編寫 函數(shù)
上傳時(shí)間： 2017-01-17
上傳用戶：qoovoop
本例展示了如何設(shè)置TIM工作在輸出比較-非主動(dòng)模式（OUTput Compare Inactive mode），并產(chǎn)生相應(yīng)的中斷。 TIM2時(shí)鐘設(shè)置為36MHz，預(yù)分頻設(shè)置為35999，TIM2計(jì)數(shù)器時(shí)鐘可表達(dá)為： TIM2 counter clock = TIMxCLK / (Prescaler +1) = 1 KHz 設(shè)置TIM2_CCR1寄存器值為1000， CCR1寄存器值1000除以TIM2計(jì)數(shù)器時(shí)鐘頻率1KHz，為1000毫秒。因此，經(jīng)過(guò)1000毫秒的時(shí)延，置PC.06輸出為低電平。 同理，根據(jù)寄存器TIM2_CCR2 、TIM2_CCR3和 TIM2_CCR4的值，經(jīng)過(guò)500毫秒的時(shí)延，置PC.07輸出為低電平；經(jīng)過(guò)250毫秒的時(shí)延，置PC.08輸出為低電平；經(jīng)過(guò)125毫秒的時(shí)延，置PC.09輸出為低電平。 輸出比較寄存器的值決定時(shí)延的大小，當(dāng)計(jì)數(shù)器的值小于這個(gè)值的時(shí)候，點(diǎn)亮與PC.06-PC.09相連的LED；當(dāng)計(jì)數(shù)器的值達(dá)到這個(gè)值得時(shí)候，產(chǎn)生中斷，在TIM2的4個(gè)通道相應(yīng)的中斷里，把它們一一關(guān)閉。
標(biāo)簽： Inactive Compare OUTput mode
上傳時(shí)間： 2013-12-20
上傳用戶：ghostparker
OC0 OUTput mode 設(shè)定了pwm輸出控制選擇
上傳時(shí)間： 2013-12-26
上傳用戶：ynsnjs
Input : A set S of planar points OUTput : A convex hull for S Step 1: If S contains no more than five points, use exhaustive searching to find the convex hull and return. Step 2: Find a median line perpendicular to the X-axis which divides S into SL and SR SL lies to the left of SR . Step 3: Recursively construct convex hulls for SL and SR. Denote these convex hulls by Hull(SL) and Hull(SR) respectively. Step 4: Apply the merging procedure to merge Hull(SL) and Hull(SR) together to form a convex hull. Time complexity: T(n) = 2T(n/2) + O(n) = O(n log n)
標(biāo)簽： contains OUTput convex planar
上傳時(shí)間： 2017-02-19
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