verilog code array_multiplier output [7:0] product input [3:0] wire_x input [3:0] wire_y
資源簡介:verilog code array_multiplier output [7:0] product input [3:0] wire_x input [3:0] wire_y
上傳時間: 2014-01-04
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資源簡介:verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor output [4:0]Quotient output [8:0]Remainder
上傳時間: 2014-11-27
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資源簡介:verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0
上傳時間: 2014-12-06
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資源簡介:verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位
上傳時間: 2017-01-07
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資源簡介:Turbo Decoder Release 0.3 * Double binary, DVB-RCS code * Soft Output Viterbi Algorithm * MyHDL cycle/bit accurate model * Synthesizable VHDL model
上傳時間: 2015-07-10
上傳用戶:清風冷雨
資源簡介:verilog code which receive from uart RX and then output to lcd text display.
上傳時間: 2016-03-07
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資源簡介:arm 7 verilog code used setup soc
上傳時間: 2016-12-17
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資源簡介:This source code in Delphi 7.0. Have function to decoding and encoding PDU format to ASCII and from ASCII to PDU. You can modify it or change it for meet your requirement.
上傳時間: 2013-12-25
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資源簡介:Fir verilog code implemented to find out the output of fir filter
上傳時間: 2017-08-06
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資源簡介:EXAMPLE SOURCE CODE FOR IMPLIB FILTER This filter accepts input through the standard input stream, convertsit and outputs it to the standard output am. The streams are linkedthrough pipes, such that the input stream is the output from th...
上傳時間: 2014-11-18
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資源簡介:EXAMPLE SOURCE CODE FOR TASM FILTER his filter accepts input through the standard input stream, converts it and outputs it to the standard output stream. The streams are linked through pipes, such that the input stream is the output from ...
上傳時間: 2014-01-13
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資源簡介:完整的jpeg encoder verilog code,DCT部分採用1991 IEEE transection paper,利用skew circular convolution來實現精簡電路
上傳時間: 2014-01-20
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資源簡介:FIR FILTER verilog code
上傳時間: 2013-12-17
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資源簡介:4-7segment led display verilog code. Implemented at Stratix EP1S25 DSP development board.
上傳時間: 2014-01-12
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資源簡介:知識要點:比較指令的學習與cy位 開始初始化為ff. 大于fe,那么顯示1. 如果用導線把p1.1,\...p1.7 短路到地,p1 將小于fe, 顯示0 ,如果把p1.0 短路到地p1=fe 則繼續檢測無顯示. 該程序示例了比較指令. 同時有助于理解數的概念
上傳時間: 2013-12-13
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資源簡介:complete source code for teechart 7
上傳時間: 2014-08-11
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資源簡介:JTAG design verilog code.
上傳時間: 2014-07-30
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資源簡介:為一個可處理多項式乘法的verilog code
上傳時間: 2015-12-17
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資源簡介:opb_wb verilog code itis very good
上傳時間: 2014-01-13
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資源簡介:Read-only memory,verilog code
上傳時間: 2013-12-18
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資源簡介:verilog code .descrip the risc cpu.download from opencores.org
上傳時間: 2016-02-20
上傳用戶:frank1234
資源簡介:I2C controller verilog code for altera fpga platform.
上傳時間: 2016-03-07
上傳用戶:GHF
資源簡介:DAC converter design with verilog code and testbench
上傳時間: 2014-01-23
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資源簡介:這是一個DWT的verilog code,它的主要功用是PC與FPGA之間的DWT程序的溝通與傳輸
上傳時間: 2014-08-09
上傳用戶:xc216
資源簡介:基於DE2系統的LCM verilog code,在LCM右下方顯示數字,每按一次按鍵數字會加1,顏色也會改變
上傳時間: 2014-01-14
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資源簡介:8x8DCT verilog code 一次輸入8個點
上傳時間: 2016-08-05
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資源簡介:8x8 iDCT verilog code 一次輸入八個點
上傳時間: 2016-08-05
上傳用戶:hakim
資源簡介:to use verilog code and c to translate a RGB bmp image(512*512) to a gray level image
上傳時間: 2014-06-13
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資源簡介:30路遙控開關,按0-30個鍵分別點亮p0.0-p3.5的燈,32鍵全滅 可以用此外接驅動后控制30路開關! 遙控器端口p3.7
上傳時間: 2014-01-22
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資源簡介:開發環境:== EasyPHP 1.7 == Microsoft window 2000 == IE 6.0 == apache 1.3.27 == php 4.3.3
上傳時間: 2013-11-25
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