PLL(Phase Locked Loop)： 為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時(shí)鐘信號，使高頻器件正常工作，如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。 許多電子設(shè)備要正常工作，通常需要外部的輸入信號與內(nèi)部的振蕩信號同步。一般的晶振由于工藝與成本原因，做不到很高的頻率，而在需要高頻應(yīng)用時(shí)，由相應(yīng)的器件VCO，實(shí)現(xiàn)轉(zhuǎn)成高頻，但并不穩(wěn)定，故利用鎖相環(huán)路就可以實(shí)現(xiàn)穩(wěn)定且高頻的時(shí)鐘信號。
標(biāo)簽：
PLL
鎖相環(huán)
上傳時(shí)間：
2021-07-23
上傳用戶：紫陽帝尊
