ADF4350/1系列是什么？
上傳時(shí)間： 2013-12-27
上傳用戶：Miyuki
利用鎖相環(huán)(PLL)和YTO相結(jié)合,設(shè)計(jì)出一種頻率合成器。實(shí)現(xiàn)了3～7 GHz的頻率覆蓋和低于0.2 Hz的頻率分辨率。全頻段相噪均在-108 dBc/Hz@10 kHz以下,具有較高的實(shí)用價(jià)值。
上傳時(shí)間： 2013-10-31
上傳用戶：258彼岸
結(jié)合直接數(shù)字頻率合成（DDS）和鎖相環(huán)（PLL）技術(shù)完成了X波段低相噪本振跳頻源的設(shè)計(jì)。文章通過(guò)軟件仿真重點(diǎn)分析了本振跳頻源的低相噪設(shè)計(jì)方法，同時(shí)給出了主要的硬件選擇和詳細(xì)電路設(shè)計(jì)過(guò)程。最后對(duì)樣機(jī)的測(cè)試結(jié)果表明，本方案具有相位噪聲低、頻率控制靈活等優(yōu)點(diǎn)，滿足了實(shí)際工程應(yīng)用。
上傳時(shí)間： 2013-11-12
上傳用戶：jiwy
摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。 關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用 中圖分類號(hào): TN 79 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào): 025820934 (2000) 0620437203 時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的 性能。尤其現(xiàn)代電子系統(tǒng)對(duì)性能的越來(lái)越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問(wèn) 題。 1) 時(shí)鐘的快速電平切換將給電路帶來(lái)的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時(shí)鐘對(duì)電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號(hào)的匹配上有更多的考慮。 3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來(lái)達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對(duì)系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對(duì)高頻時(shí)鐘信號(hào)的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號(hào)的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處 理。 1 時(shí)鐘分相技術(shù) 我們知道, 時(shí)鐘信號(hào)的一個(gè)周期按相位來(lái)分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把 時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘 的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就 可以提高為原來(lái)的4 倍(如圖1b 所示)。 以前也有人嘗試過(guò)用專門的延遲線或邏輯門延時(shí)來(lái)達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動(dòng) (J itters) 比較大, 無(wú)法實(shí)現(xiàn)高精度的時(shí)間分辨。 近年來(lái)半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們?cè)谶@方面作了一些嘗試性的工作: 要獲得 良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的 晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過(guò)一個(gè)鎖相環(huán)(PLL ) , 獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對(duì)這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動(dòng)的分 相時(shí)鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說(shuō)明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開(kāi)銷, 一般以串行模式傳輸 圖3 時(shí)鐘分為4 個(gè)相位 數(shù)據(jù), 與其同步的時(shí)鐘信號(hào)并不傳輸。 但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù) 據(jù)同步的時(shí)鐘信號(hào)。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù) 幀的開(kāi)頭有一個(gè)用于同步檢測(cè)的頭部信息。我們要找到與它同步性好的時(shí)鐘信號(hào), 一般時(shí)間 分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說(shuō), 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對(duì)整個(gè)系統(tǒng)設(shè)計(jì)帶來(lái)很多的困擾。 我們?cè)谶@里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過(guò)鎖相環(huán) 89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過(guò)分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。 我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是: 在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測(cè)出這 個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個(gè)判別原理, 我們?cè)O(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。 在板上通過(guò)鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè) 時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過(guò)優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對(duì)68MHz 的時(shí)鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì) 難度很高。以前就有人考慮使用多個(gè)低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由 于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(dòng)(Aperture J itters) , 無(wú)法達(dá)到很 好的時(shí)間分辨。 現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時(shí)鐘分別作為ADC 的 轉(zhuǎn)換時(shí)鐘, 對(duì)模擬信號(hào)進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號(hào)經(jīng)過(guò) 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲(chǔ)器(M EM )。各個(gè) 采集通道采集的是同一信號(hào), 不過(guò)采樣 點(diǎn)依次相差90°相位。通過(guò)存儲(chǔ)器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并 避免了高速數(shù)字電路設(shè)計(jì)中一些問(wèn)題, 降低了系統(tǒng)設(shè)計(jì)的難度。
標(biāo)簽： 時(shí)鐘 分相 技術(shù)應(yīng)用
上傳時(shí)間： 2013-12-17
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上傳時(shí)間： 2013-10-20
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Telecommunication, satellite links and set-top boxes allrequire tuning a high frequency oscillator. The actualtuning element is a varactor diode, a 2-terminal device thatchanges capacitance as a function of reverse bias voltage.1 The oscillator is part of a frequency synthesizingloop, as detailed in Figure 1. A phase locked loop (PLL)compares a divided down representation of the oscillatorwith a frequency reference. The PLL’s output is levelshifted to provide the high voltage necessary to bias thevaractor, which closes a feedback loop by voltage tuningthe oscillator. This loop forces the voltage controlledoscillator (VCO) to operate at a frequency determined bythe frequency reference and the divider’s division ratio.
標(biāo)簽： 開(kāi)關(guān)穩(wěn)壓器 低噪聲 上傳時(shí)間： 2013-12-20
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對(duì)并聯(lián)諧振逆變器的工作原理(即換流過(guò)程) 進(jìn)行了分析,詳細(xì)地分析并聯(lián)逆變器各種情況下的工作狀態(tài);通過(guò)分析得出逆變器的最佳工作狀態(tài),即容性工作狀態(tài)。對(duì)鎖相環(huán)的結(jié)構(gòu)做了簡(jiǎn)要分析,并給出其相位模型;在此基礎(chǔ)上以CD4046為例介紹鎖相環(huán)(PLL) 電路參數(shù)的計(jì)算方法。設(shè)計(jì)了一種他激重復(fù)掃頻轉(zhuǎn)自激的逆變器啟動(dòng)電路,大大提高了逆變器啟動(dòng)的成功率。
標(biāo)簽： 并聯(lián)諧振 感應(yīng)加熱 逆變器 控制方法
上傳時(shí)間： 2013-10-26
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Adobe Dreamweaver cs5是個(gè)原本由Macromedia公司所開(kāi)發(fā)的著名網(wǎng)站開(kāi)發(fā)工具。它使用所見(jiàn)即所得的接口，亦有HTML編輯的功能。它現(xiàn)在有Mac和Windows系統(tǒng)的版本。 Adobe Dreamweaver CS5.5 軟件大小：405.29 MB 開(kāi)發(fā)商：Adobe 軟件語(yǔ)言：英文版 授權(quán)類型：共享(收費(fèi))軟件 軟件類別：國(guó)外軟件/網(wǎng)頁(yè)制作 運(yùn)行環(huán)境：WinXP, Win7, WinVista, Win2003, Win2008 本工具可以生成Adobe Dreamweaver CS5 序列號(hào)。操作簡(jiǎn)單 Adobe Dreamweaver CS5 序列號(hào)： 1192-1373-4229-3602-4261-7028 1192-1271-8732-4964-8936-9057 1192-1902-9988-9030-2732-9994 1192-1275-4297-5243-8062-4275 1192-1227-7168-1134-0587-7125 1192-1463-3837-3512-9321-1986 1192-1935-9343-7157-0941-8720 1192-1600-4072-1232-3922-2834 1192-1042-8149-7299-3858-7248 1192-1318-1858-8658-8680-9716
標(biāo)簽： dreamweaver Adobe cs5 序列號(hào)
上傳時(shí)間： 2013-11-15
上傳用戶：541657925
PIC16C54C為8位單片機(jī)，指令字長(zhǎng)12位，全部指令都是單字節(jié)指令，系統(tǒng)為哈佛結(jié)構(gòu)，數(shù)據(jù)總線和程序總線各自獨(dú)立分開(kāi)，數(shù)據(jù)總線寬度為8位，程序總線寬度為12位，內(nèi)部程序存儲(chǔ)器為512×12位，內(nèi)部數(shù)據(jù)寄存器為32×8位。 PIC16C54C有12根雙向可獨(dú)立編程I/O引腳，分為PortA和PortB兩個(gè)端口，其中PortA為RA0～RA3，PortB為RB0～RB7，每根I/O引腳可由程序來(lái)編程決定其輸入輸出方向。 PIC16C54C提供四種可選振蕩方式： - RC，低成本的阻容振蕩方式 - XT，標(biāo)準(zhǔn)晶體/陶瓷振蕩 - HS，高速晶體/陶瓷振蕩 - LP，低功耗，低頻晶體振蕩 更多鎖相環(huán)知識(shí)請(qǐng)?jiān)L問(wèn) http://www.elecfans.com/zhuanti/PLL.html
上傳時(shí)間： 2013-12-23
上傳用戶：dianxin61
多媒體卡MMC(MultiMedia Card)是由美國(guó)SanDisk 公司和德國(guó)Simens 公司于1997 年共 同開(kāi)發(fā)推出的一種多功能存儲(chǔ)卡。內(nèi)置控制電路，可以使用在手機(jī)、數(shù)碼相機(jī)、MP3、PDA 等多種數(shù)字設(shè)備上，可反復(fù)記錄30 萬(wàn)次。現(xiàn)在市場(chǎng)上的主流容量有128 MB～2 GB。 文中首先介紹單片機(jī)對(duì)SPI 協(xié)議下的MMC 卡的底層讀寫操作，然后分析MMC 卡文件系統(tǒng) 的結(jié)構(gòu)，最后詳細(xì)說(shuō)明MMC 卡文件的創(chuàng)建、讀寫、刪除等操作。該方法可應(yīng)用到與Window s 有交互的嵌入式系統(tǒng)中，便于文件的統(tǒng)一管理。
標(biāo)簽： MMC 單片機(jī) 文件系統(tǒng)
上傳時(shí)間： 2013-11-05
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