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RS編碼器

4對(duì)2解碼器利用CASE方式來做選擇較類似C語(yǔ)言

4對(duì)2解碼器利用CASE方式來做選擇較類似C語(yǔ)言

標(biāo)簽： CASE 方式

上傳時(shí)間： 2014-01-19

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RS碼譯碼器C語(yǔ)言工程

RS碼譯碼器C語(yǔ)言工程，為[255,191]碼率的譯碼結(jié)構(gòu)，具有通用性

標(biāo)簽： RS碼 C語(yǔ)言譯碼器工程

上傳時(shí)間： 2014-06-19

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C編譯器CodeVersion實(shí)作驅(qū)動(dòng)LCD 128*64 MICRO_Controller :ATmega16L

C編譯器CodeVersion實(shí)作驅(qū)動(dòng)LCD 128*64 MICRO_Controller :ATmega16L

標(biāo)簽： MICRO_Controller CodeVersion ATmega 128

上傳時(shí)間： 2013-12-26

上傳用戶：xieguodong1234
用于驅(qū)動(dòng)器和編碼器的 RS-485 收發(fā)器原理圖

用于驅(qū)動(dòng)器和編碼器的 RS-485 收發(fā)器原理圖

標(biāo)簽： 驅(qū)動(dòng)器編碼器 RS-485收發(fā)器

上傳時(shí)間： 2022-07-27

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一個(gè)功放擴(kuò)大器的程序

一個(gè)功放擴(kuò)大器的程序，MCU是AT89C2051 帶有遙控器接收功能及音量控制PT2259 編碼器的檢測(cè)

標(biāo)簽： 程序

上傳時(shí)間： 2013-12-13

上傳用戶：himbly
RS編譯碼器的設(shè)計(jì)與FPGA實(shí)現(xiàn)

Reed-Solomon碼(簡(jiǎn)稱RS碼)是一種具有很強(qiáng)糾正突發(fā)和隨機(jī)錯(cuò)誤能力的信道編碼方式，在深空通信、移動(dòng)通信、磁盤陣列以及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。本文簡(jiǎn)要介紹了有限域基本運(yùn)算的算法和常用的RS編碼算法，分析了改進(jìn)后的Euclid算法和改進(jìn)后的BM算法，針對(duì)改進(jìn)后的BM算法提出了一種流水線結(jié)構(gòu)的譯碼器實(shí)現(xiàn)方案并改進(jìn)了該算法的實(shí)現(xiàn)結(jié)構(gòu)，在譯碼器復(fù)雜度和譯碼延時(shí)上作了折衷，降低了譯碼器的復(fù)雜度并提高了譯碼器的最高工作頻率。在Xilinx公司的Virtex-Ⅱ系列FPGA上設(shè)計(jì)實(shí)現(xiàn)了RS(255,239)編譯碼器，證明了該方案的可行性。

標(biāo)簽： FPGA RS編譯碼

上傳時(shí)間： 2013-06-11

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基于FPGA的RS碼譯碼器的設(shè)計(jì)

介紹了符合CCSDS標(biāo)準(zhǔn)的RS（255，223）碼譯碼器的硬件實(shí)現(xiàn)結(jié)構(gòu)。譯碼器采用8位并行時(shí)域譯碼算法，主要包括了修正后的無(wú)逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級(jí)流水線結(jié)構(gòu)實(shí)現(xiàn)，減小了譯碼器的時(shí)延，提高了譯碼的速率，使用了VHDL語(yǔ)言完成譯碼器的設(shè)計(jì)與實(shí)現(xiàn)。測(cè)試表明，該譯碼器性能優(yōu)良，適用于高速通信。

標(biāo)簽： FPGA RS碼譯碼器

上傳時(shí)間： 2013-10-17

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基于FPGA的RS碼譯碼器的設(shè)計(jì)

介紹了符合CCSDS標(biāo)準(zhǔn)的RS（255，223）碼譯碼器的硬件實(shí)現(xiàn)結(jié)構(gòu)。譯碼器采用8位并行時(shí)域譯碼算法，主要包括了修正后的無(wú)逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級(jí)流水線結(jié)構(gòu)實(shí)現(xiàn)，減小了譯碼器的時(shí)延，提高了譯碼的速率，使用了VHDL語(yǔ)言完成譯碼器的設(shè)計(jì)與實(shí)現(xiàn)。測(cè)試表明，該譯碼器性能優(yōu)良，適用于高速通信。

標(biāo)簽： FPGA RS碼譯碼器

上傳時(shí)間： 2013-12-13

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PIC KS0108 圖型液晶驅(qū)動(dòng)C源碼

PIC KS0108 圖型液晶驅(qū)動(dòng)C源碼，編譯器為PICC18

標(biāo)簽： 0108 PIC KS 液晶

上傳時(shí)間： 2014-01-18

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基于FPGA的RS255，223編解碼器的高速并行實(shí)現(xiàn).rar

隨著信息時(shí)代的到來，用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對(duì)固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語(yǔ)言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測(cè)試表明，本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。

標(biāo)簽： FPGA 255 223

上傳時(shí)間： 2013-04-24

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