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RTL

Protel99se SDK Protel向用戶提供SDK軟件包。SDK軟件包包括：服務(wù)器生成向?qū)Ш蚉rotel API及相關(guān)文檔資料。服務(wù)器生成向?qū)且粋€運(yùn)行于設(shè)計(jì)資源管理器的插入式

Protel99se SDK Protel向用戶提供SDK軟件包。SDK軟件包包括：服務(wù)器生成向?qū)Ш蚉rotel API及相關(guān)文檔資料。服務(wù)器生成向?qū)且粋€運(yùn)行于設(shè)計(jì)資源管理器的插入式服務(wù)器，它為用戶生成第三方EDA軟件模板的原代碼和安裝文件（.INS文件），安裝文件用于將用戶開發(fā)的第三方EDA軟件安裝在設(shè)計(jì)資源管理器平臺上。服務(wù)器生成向?qū)Э梢詾橛脩羯蓛煞N格式的原代碼：Delphi和C++ Builder。為方便用戶開發(fā)第三方EDA軟件，Protel向用戶提供了大量的API，如：Schematic API、PCB API和Client API等，為方便用戶使用這些API，Protel向用戶提供有關(guān)API文檔及RTL（Run Time Library：運(yùn)行庫）。

標(biāo)簽： Protel SDK API 服務(wù)器

上傳時間： 2013-12-22

上傳用戶：shawvi
本文在說明全數(shù)字鎖相環(huán)的基礎(chǔ)上

本文在說明全數(shù)字鎖相環(huán)的基礎(chǔ)上，提出了一種利用FPGA設(shè)計(jì)一階全數(shù)字鎖相環(huán)的方法，并給出了關(guān)鍵部件的RTL可綜合代碼，并結(jié)合本設(shè)計(jì)的一些仿真波形詳細(xì)描述了數(shù)字鎖相環(huán)的工作過程，最后對一些有關(guān)的問題進(jìn)行了討論。

標(biāo)簽： 全數(shù)字鎖相環(huán)

上傳時間： 2014-01-10

上傳用戶：asddsd
or1200的內(nèi)核以及一些參考文獻(xiàn)

or1200的內(nèi)核以及一些參考文獻(xiàn)，是Verilog的RTL級描述。

標(biāo)簽： 1200 or 內(nèi)核

上傳時間： 2016-05-22

上傳用戶：aa17807091
分析了MATLAB/Simulink 中DSP Builder 模塊庫在FPGA 設(shè)計(jì)中優(yōu)點(diǎn)

分析了MATLAB/Simulink 中DSP Builder 模塊庫在FPGA 設(shè)計(jì)中優(yōu)點(diǎn)，然后結(jié)合FSK 信號的產(chǎn)生原理，給出了如何利用DSP Builder 模塊庫建立FSK 信號發(fā)生器模型，以及對FSK 信號發(fā)生器模型進(jìn)行算法級仿真和生成VHDL 語言的方法，并在modelsim 中對FSK 信號發(fā)生器進(jìn)行RTL 級仿真，最后介紹了在FPGA 芯片中實(shí)現(xiàn)FSK 信號發(fā)生器的設(shè) 計(jì)方法。

標(biāo)簽： Simulink Builder MATLAB FPGA

上傳時間： 2013-11-29

上傳用戶：熊少鋒
在數(shù)字電路的設(shè)計(jì)中

在數(shù)字電路的設(shè)計(jì)中，時序設(shè)計(jì)是一個系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對時序控制的抽象度也相應(yīng)提高，因此在設(shè)計(jì)中較難把握，但在理解RTL電路時序模型的基礎(chǔ)上，采用合理的設(shè)計(jì)方法在設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過許多設(shè)計(jì)實(shí)例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統(tǒng)的工作頻率可以達(dá)到一個較高水平

標(biāo)簽： 數(shù)字電路

上傳時間： 2014-01-19

上傳用戶：邶刖
看到最近大家都關(guān)心 usbhost 的實(shí)現(xiàn), 論壇上能找到的代碼僅是一些簡單的 demo , 完整的源碼級的協(xié)議層是找不到的我就貢獻(xiàn)一把, 將我前一段時間移植成功的 USBHost 代碼奉上注

看到最近大家都關(guān)心 usbhost 的實(shí)現(xiàn), 論壇上能找到的代碼僅是一些簡單的 demo , 完整的源碼級的協(xié)議層是找不到的我就貢獻(xiàn)一把, 將我前一段時間移植成功的 USBHost 代碼奉上注意事項(xiàng) 1. ohci 層移植自 u-boot-1.3.2-rc3 2. fat 層移植自 gba_nds_fat 3. 本代碼只是我產(chǎn)品中的一部分, 使用 Keil RTL 操作系統(tǒng), 任務(wù)為 void task_usb(void) __task 保證完整, 想要跑起來可能需要做些修改與測試

標(biāo)簽： usbhost USBHost demo 代碼

上傳時間： 2013-12-25

上傳用戶：ztj182002
本文設(shè)計(jì)的FPGA模塊需要對GPS、便攜打印機(jī)和串口數(shù)據(jù)進(jìn)行處理

本文設(shè)計(jì)的FPGA模塊需要對GPS、便攜打印機(jī)和串口數(shù)據(jù)進(jìn)行處理，將詳細(xì)介紹如何設(shè)計(jì)FPGA和不同外設(shè)之間的數(shù)據(jù)傳輸。同時，在RTL編碼中，編寫使綜合與布局布線效果更佳的代碼。

標(biāo)簽： FPGA GPS 模塊便攜

上傳時間： 2016-10-02

上傳用戶：moerwang
軟件開發(fā)環(huán)境：ISE 7.1i 仿真環(huán)境：ModelSim SE 6.0 1. 這個實(shí)例實(shí)現(xiàn)通過ModelSim工具實(shí)現(xiàn)一個具有“百分秒

軟件開發(fā)環(huán)境：ISE 7.1i 仿真環(huán)境：ModelSim SE 6.0 1. 這個實(shí)例實(shí)現(xiàn)通過ModelSim工具實(shí)現(xiàn)一個具有“百分秒，秒，分”計(jì)時功能的數(shù)字跑表； 2. 工程在project文件夾中，雙擊paobiao.ise文件打開工程； 3. 源文件在RTL文件夾中，paobiao.v為設(shè)計(jì)文件，paobiao_tb.tbw是仿真測試文件； 4. 打開工程后，在工程瀏覽器中選擇paobiao_tb.tbw，在Process View中雙擊“Simulation Behavioral Model”選項(xiàng)，若正確安裝ModelSim，系統(tǒng)將自動打開ModelSim進(jìn)行行為仿真，運(yùn)行仿真即可得到仿真結(jié)果。

標(biāo)簽： ModelSim ISE 7.1 6.0

上傳時間： 2016-10-04

上傳用戶：dbs012280
軟件開發(fā)環(huán)境：ISE 7.1i 仿真環(huán)境：ISE Simulator 1. 這個實(shí)例實(shí)現(xiàn)通過ISE Simulator工具實(shí)現(xiàn)一個具有兩個方向共八個燈的交通燈控制器； 2. 工程在proj

軟件開發(fā)環(huán)境：ISE 7.1i 仿真環(huán)境：ISE Simulator 1. 這個實(shí)例實(shí)現(xiàn)通過ISE Simulator工具實(shí)現(xiàn)一個具有兩個方向共八個燈的交通燈控制器； 2. 工程在project文件夾中，雙擊traffic.ise文件打開工程； 3. 源文件在RTL文件夾中，traffic.v為設(shè)計(jì)文件，traffic_tb.tbw是仿真波形文件； 4. 打開工程后，在工程瀏覽器中選擇traffic_tb.tbw，在Process View中雙擊“Simulation Behavioral Model”選項(xiàng)，進(jìn)行行為仿真，即可得到仿真結(jié)果。

標(biāo)簽： Simulator ISE proj 7.1

上傳時間： 2014-01-25

上傳用戶：思琦琦
viterbi 硬判決譯碼

viterbi 硬判決譯碼，基本實(shí)現(xiàn)了（2，1，9）卷積碼的硬判決譯碼，用modelsim RTL仿真通過

標(biāo)簽： viterbi 譯碼

上傳時間： 2016-12-02

上傳用戶：秦莞爾w