人臉自動(dòng)識別技術(shù)是模式識別、圖像處理等學(xué)科的一個(gè)最熱門研究課題之一。隨著社會(huì)的發(fā)展,各方面對快速有效的自動(dòng)身份驗(yàn)證的要求日益迫切，而人臉識別技術(shù)作為各種生物識別技術(shù)中最重要的方法之一，已經(jīng)越來越多的受到重視。對于具有實(shí)時(shí)，快捷，低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。 本文詳細(xì)分析了智能人臉識別算法原理，發(fā)展概況和前景，包括人臉檢測算法，人眼定位算法，預(yù)處理算法，PCA和ICA 算法，詳細(xì)分析了項(xiàng)目情況，系統(tǒng)劃分，軟硬件平臺的資源和使用。并在ISE軟件平臺上，用硬件描述語言(verilog HDL)對算法部分嚴(yán)格按照FPGA代碼風(fēng)格進(jìn)行了RTL 硬件建模，并對C++算法進(jìn)行了優(yōu)化處理，通過仿真與軟件算法結(jié)果進(jìn)行比對，評估誤差，最后在VirtexII Pro FPGA 上進(jìn)行了綜合實(shí)現(xiàn)。 主要研究內(nèi)容如下： 首先，對硬件平臺xilinx的VirtexII Pro FPGA 上的系統(tǒng)資源進(jìn)行了描述和研究，對存儲器sdram,RS-232 串口，JTAG 進(jìn)行了研究和調(diào)試，對Coreconnect的OPB總線仲裁機(jī)理進(jìn)行了兩種算法的比較，RTL 設(shè)計(jì)，仿真和綜合。利用ISE和VC++軟件平臺，對verilog和C++算法進(jìn)行同步比較測試，使每步算法對應(yīng)正確的結(jié)果。對軟硬件平臺的合理使用使得在項(xiàng)目中能盡可能多的充分利用硬件資源，制板時(shí)正確選型，以及加快設(shè)計(jì)和調(diào)試進(jìn)度。其次，對人臉識別算法流程中的人臉檢測，人眼定位，預(yù)處理，識別算法分別進(jìn)行了比較研究，選取其中各自性能最好的一種算法對其原理進(jìn)行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現(xiàn)優(yōu)異。人眼定位采用小塊合并算法，因?yàn)樗哂锌焖伲瑴?zhǔn)確，弱時(shí)實(shí)的特點(diǎn)。預(yù)處理算法采用直方圖均衡加平滑的算法，簡單，高效。 識別算法采用PCA 加ICA 算法，它能最大的弱化姿態(tài)和光照對人臉識別的影響。 最后，使用Verilog HDL 硬件描述語言進(jìn)行算法的RTL 建模，在C++算法的基礎(chǔ)上，保證原來效果的前提下，根據(jù)FPGA 硬件特點(diǎn)對算法進(jìn)行了優(yōu)化。視頻輸入輸出是人臉識別的前提，它提供FPGA 上算法需要處理的數(shù)據(jù)，預(yù)處理算法在C++算法的基礎(chǔ)上進(jìn)行了優(yōu)化，最大的減少了運(yùn)算量，提高了運(yùn)算速度，16 位計(jì)算器模塊使得在算法實(shí)現(xiàn)時(shí)可以根據(jù)系統(tǒng)要求，在FPGA的ip 核和自己設(shè)計(jì)的模塊之間選擇性能更好的一個(gè)來調(diào)用，F(xiàn)IFO的設(shè)計(jì)提供同步和異步時(shí)鐘域的數(shù)據(jù)緩存。設(shè)計(jì)在ISE和VC++軟件平臺同時(shí)進(jìn)行，隨時(shí)對verilog和C++數(shù)據(jù)進(jìn)行監(jiān)測和比對。全部設(shè)計(jì)模塊通過仿真，達(dá)到預(yù)定的性能要求，并在FPGA 上綜合實(shí)現(xiàn)。
上傳時(shí)間： 2013-07-13
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Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號轉(zhuǎn)換成與顯示屏固定分辨率一致的信號，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計(jì)方法，給出了scaler的設(shè)計(jì)及FPGA驗(yàn)證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運(yùn)算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計(jì)決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計(jì)；通過對圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對其計(jì)算進(jìn)行分析和簡化，降低了計(jì)算的復(fù)雜度。FPGA設(shè)計(jì)中，采用列縮放與行縮放分開處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢在于：行列縮放可以同時(shí)進(jìn)行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計(jì)。此外，本文還介紹了其他輔助模塊的設(shè)計(jì)，包括DVI接口信號處理模塊、縮放參數(shù)計(jì)算與控制模塊以及輸出信號檢測與時(shí)序?yàn)V波模塊。 本設(shè)計(jì)使用Verilog HDL對各模塊進(jìn)行了RTL級描述，并使用Quartus II7.2進(jìn)行了邏輯仿真，最后使用Altera公司的FPGA芯片來進(jìn)行驗(yàn)證。通過邏輯驗(yàn)證和系統(tǒng)仿真，證明該scaler的設(shè)計(jì)達(dá)到了預(yù)期的目標(biāo)。對于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時(shí)間： 2013-05-30
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目前對數(shù)字化音頻處理的具體實(shí)現(xiàn)主要集中在以DSP或?qū)Ｓ肁SIC芯片為核心的處理平臺的開發(fā)方面，存在著并行處理性能差，系統(tǒng)升級和在線配置不靈活等缺點(diǎn)。另一方面現(xiàn)有解決方案的設(shè)計(jì)主要集中于處理器芯片，而對于音頻編解碼芯片的關(guān)注度較低，而且沒有提出過從芯片層到PCB板層的完整設(shè)計(jì)思路。本文針對上述問題對數(shù)字化音頻處理平臺進(jìn)行了研究，主要內(nèi)容包括： 1、提出了基于FPGA的通用音頻處理平臺，該方案有別于現(xiàn)有的基于MCU、DSP和其它專用ASIC芯片的方案，論證了基于FPGA的音頻處理系統(tǒng)的結(jié)構(gòu)及設(shè)計(jì)工作流程，并對嵌入式音頻處理系統(tǒng)專門進(jìn)行了研究。 2、提出了從芯片層到PCB板層的完整設(shè)計(jì)思路，并將設(shè)計(jì)思路得以實(shí)現(xiàn)。完成了FPGA的設(shè)計(jì)及實(shí)現(xiàn)過程，包括：系統(tǒng)整體分析，設(shè)計(jì)流程分析，配置模塊和數(shù)據(jù)通信模塊的RTL實(shí)現(xiàn)等；解決了FPGA與音頻編解碼芯片TLV320AIC23B之間接口不匹配問題；給出配置和數(shù)據(jù)通信模塊的功能方框圖；從多個(gè)角度完善PCB板設(shè)計(jì)，給出了各個(gè)系統(tǒng)組成部分的詳細(xì)設(shè)計(jì)方案和硬件電路原理圖，并附有PCB圖。 3、建立了實(shí)驗(yàn)和分析環(huán)境，完成了各項(xiàng)實(shí)驗(yàn)和分析工作，主要包括：PCB板信號完整性分析和優(yōu)化，F(xiàn)PGA系統(tǒng)中各個(gè)功能模塊的實(shí)驗(yàn)與分析等。實(shí)驗(yàn)和分析結(jié)果論證了系統(tǒng)設(shè)計(jì)的合理性和實(shí)用性。 本文的研究與實(shí)現(xiàn)工作通過實(shí)驗(yàn)和分析得到了驗(yàn)證。結(jié)果表明，本文提出的由FPGA和音頻編解碼芯片TLV320AIC23B組成的數(shù)字化音頻處理系統(tǒng)完全可以實(shí)現(xiàn)音頻信號的數(shù)字化處理，從而可以將FPGA在數(shù)字信號處理領(lǐng)域的優(yōu)點(diǎn)充分發(fā)揮于音頻信號處理領(lǐng)域。
上傳時(shí)間： 2013-04-24
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本文研究的視頻處理系統(tǒng)是上海市科委技術(shù)攻關(guān)基金項(xiàng)目“計(jì)算機(jī)視覺及其芯片化實(shí)現(xiàn)”的一部分，主要完成計(jì)算機(jī)視覺系統(tǒng)的一些基本工作，即視頻圖像的采集、預(yù)處理和顯示等。 視頻圖像采集和預(yù)處理系統(tǒng)以Xilinx公司Virtex-ⅡPro系列的FPGA為核心控制器件，結(jié)合視頻模數(shù)轉(zhuǎn)換芯片和VGA顯示器，完成視頻圖像的實(shí)時(shí)采集、預(yù)處理和顯示。采集和顯示部分作為同外界交流信息的渠道，是構(gòu)成計(jì)算機(jī)視覺系統(tǒng)必不可少的一部分；圖像預(yù)處理則是計(jì)算機(jī)視覺系統(tǒng)進(jìn)行高層處理的基礎(chǔ)，優(yōu)秀的預(yù)處理算法能有效改善圖像質(zhì)量，提高系統(tǒng)分析判斷的準(zhǔn)確性。 本文在介紹基于FPGA的視頻采集、預(yù)處理系統(tǒng)整體架構(gòu)的基礎(chǔ)上，圍繞以下四個(gè)方面展開了工作： 1.研究并給出了兩種基于FPGA的設(shè)計(jì)方案用于實(shí)現(xiàn)YCrCb色度空間到RGB色度空間的轉(zhuǎn)換； 2.針對采集的視頻圖像，根據(jù)VGA顯示的要求，給出了一種實(shí)現(xiàn)圖像去隔行的方案； 3.分析了一系列圖像濾波的預(yù)處理算法，如均值濾波、中值濾波和自適應(yīng)濾波等，在比較和總結(jié)各算法特點(diǎn)的基礎(chǔ)上，提出了一種新的適用于處理混合噪聲的濾波算法：混合自適應(yīng)濾波法； 4.根據(jù)算法特點(diǎn)設(shè)計(jì)了多種采用FPGA實(shí)現(xiàn)的圖像濾波算法，并對硬件算法進(jìn)行RTL級的功能仿真和驗(yàn)證，還給出了各種濾波算法的實(shí)驗(yàn)結(jié)果，在此基礎(chǔ)上對各種算法的效果進(jìn)行直觀的比較。 文中，預(yù)處理算法的實(shí)現(xiàn)充分利用了FPGA的片內(nèi)資源，體現(xiàn)了FPGA在圖像處理方面的特點(diǎn)及優(yōu)勢。同時(shí)，視頻采集和顯示的控制模塊也由同一FPGA芯片實(shí)現(xiàn)，從而簡化了系統(tǒng)整體結(jié)構(gòu)。視頻采集和預(yù)處理系統(tǒng)在FPGA上的成功實(shí)現(xiàn)為“計(jì)算機(jī)視覺及其芯片化實(shí)現(xiàn)”奠定了必要的基礎(chǔ)、提供了一定理論依據(jù)。
上傳時(shí)間： 2013-07-26
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USB(UniversalSerialBus，通用串行總線)是當(dāng)今消費(fèi)電子產(chǎn)品和儀器設(shè)備中應(yīng)用最廣的接口協(xié)議之一，然而目前國內(nèi)的USB芯片只有極少數(shù)幾款，產(chǎn)品研究善處于起步階段，絕大部分產(chǎn)品主要由國外的IC設(shè)計(jì)芯片廠商如Cypress、NEC等一些國際著名公司提供。因而，如果能夠自主開發(fā)設(shè)計(jì)USB芯片以替代國外同類產(chǎn)品，將會(huì)有很好的市場前景和利潤空間。 本論文課題是針對基于FPGA(FieldProgrammableGateArray，現(xiàn)場可編程門陣列器件)的數(shù)字電子產(chǎn)品應(yīng)用設(shè)計(jì)一種實(shí)際可復(fù)用的USB接口引擎軟核。該軟核主要是用于處理USB標(biāo)準(zhǔn)協(xié)議包的通信處理，通過外接MCU(MultipointControlUnit，微控制器)就可以實(shí)現(xiàn)完整的USB接口通訊功能。它的功能相當(dāng)于一些USB引擎的專用芯片如：Philips的PDIUSBD12等，其優(yōu)點(diǎn)是結(jié)構(gòu)簡單、靈活性高、復(fù)用設(shè)計(jì)方便。 功能仿真和綜合測試結(jié)果顯示本論文所設(shè)計(jì)的接口引擎軟核符合設(shè)計(jì)要求，并且軟核的性能和市場上同類產(chǎn)品基本一致。本論文的創(chuàng)新之處在于：1、從可配置性角度出發(fā)設(shè)計(jì)了低速、全速、高速三種可選模式；2、支持最多31個(gè)可配置端點(diǎn)；3、采用了可綜合、可移植的RTL(RegisterTransferLevel，寄存器傳輸級)代碼設(shè)計(jì)規(guī)則，同時(shí)也開發(fā)了可綜合的驗(yàn)證測試代碼；4、完全由硬件實(shí)現(xiàn)USB通信功能。
上傳時(shí)間： 2013-07-18
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本文采用基于運(yùn)動(dòng)補(bǔ)償?shù)乃惴?對去隔行系統(tǒng)及其FPGA設(shè)計(jì)作了深入的研究.該系統(tǒng)包括三個(gè)關(guān)鍵模塊運(yùn)動(dòng)估計(jì)模塊是去隔行系統(tǒng)的設(shè)計(jì)重點(diǎn),設(shè)計(jì)為雙向運(yùn)動(dòng)估計(jì),采用菱形快速搜索算法,主要分為計(jì)算和控制兩大部分.計(jì)算部分為SAD計(jì)算模塊,采用累加樹和流水線技術(shù);控制部分根據(jù)菱形搜索算法的第三步搜索的特點(diǎn),對比較模塊、SAD暫存器等模塊做了具體的設(shè)計(jì).對于運(yùn)動(dòng)補(bǔ)償模塊采用雙向補(bǔ)償?shù)乃惴?補(bǔ)償精度為半像素.根據(jù)半像素點(diǎn)的位置將運(yùn)動(dòng)補(bǔ)償計(jì)算分為四個(gè)狀態(tài),并通過對四個(gè)狀態(tài)計(jì)算特點(diǎn)的分析設(shè)計(jì)了加法器的結(jié)構(gòu)復(fù)用.同時(shí)基于視頻數(shù)據(jù)處理的需要,設(shè)計(jì)了四個(gè)具有雙體存儲結(jié)構(gòu)的內(nèi)部緩存器,由FPGA內(nèi)部的嵌入式陣列塊實(shí)現(xiàn).根據(jù)運(yùn)動(dòng)估計(jì)模塊和運(yùn)動(dòng)補(bǔ)償模塊的計(jì)算特點(diǎn),分別對緩存器的結(jié)構(gòu)、讀寫時(shí)序和列序號控制進(jìn)行設(shè)計(jì),有效提高了數(shù)據(jù)的存取效率.本文對于這三個(gè)去隔行系統(tǒng)的關(guān)鍵模塊都給出了RTL級設(shè)計(jì)和模塊的功能仿真,并在最后一章中給出了去隔行系統(tǒng)的FPGA設(shè)計(jì).
上傳時(shí)間： 2013-06-11
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相對于JPEG中二維離散余弦變換(2DDCT)來說，在JPEG2000標(biāo)準(zhǔn)中，二維離散小波變換(2DDWT)是其圖像壓縮系統(tǒng)的核心變換。在很多需要進(jìn)行實(shí)時(shí)處理圖像的系統(tǒng)中，如數(shù)碼相機(jī)、遙感遙測、衛(wèi)星通信、多媒體通信、便攜式攝像機(jī)、移動(dòng)通信等系統(tǒng)，需要用芯片實(shí)現(xiàn)圖像的編解碼壓縮過程。雖然有許多研究工作者對圖像處理的小波變換進(jìn)行了研究，但大都只偏重算法研究，對算法硬件實(shí)現(xiàn)時(shí)的復(fù)雜性考慮較少，對圖像處理的小波變換硬件實(shí)現(xiàn)的研究也較少。 本文針對圖像處理的小波變換算法及其硬件實(shí)現(xiàn)進(jìn)行了研究。對文獻(xiàn)[13]提出的“內(nèi)嵌延拓提升小波變換”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法進(jìn)行仔細(xì)分析，提出一種基于提升方式的5/3小波變換適合硬件實(shí)現(xiàn)的算法，在MATLAB中仿真驗(yàn)證了該算法，證明其是正確的。并設(shè)計(jì)了該算法的硬件結(jié)構(gòu)，在MATLAT的Simulink中進(jìn)行仿真，對該結(jié)構(gòu)進(jìn)行VHDL語言的寄存器傳輸級(RTL)描述與仿真，成功綜合到Altera公司的FPGA器件中進(jìn)行驗(yàn)證通過。本算法與傳統(tǒng)的小波變換的邊界處理方法比較：由于將其邊界延拓過程內(nèi)嵌于小波變換模塊中，使該硬件結(jié)構(gòu)無需額外的邊界延拓過程，減少小波變換過程中對內(nèi)存的讀寫量，從而達(dá)到減少內(nèi)存使用量，降低功耗，提高硬件利用率和運(yùn)算速度的特點(diǎn)。本算法與文獻(xiàn)[13]提出的算法相比較：無需增加額外的硬件計(jì)算模塊，又具有在硬件實(shí)現(xiàn)時(shí)不改變原來的提升小波算法的規(guī)則性結(jié)構(gòu)的特點(diǎn)。這種小波變換硬件芯片的實(shí)現(xiàn)不僅適用于JPEG2000的5/3無損小波變換，當(dāng)然也可用于其它各種實(shí)時(shí)圖像壓縮處理硬件系統(tǒng)。
上傳時(shí)間： 2013-06-13
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本文提出了一種適合于嵌入式SoC的USB器件端處理器的硬件實(shí)現(xiàn)結(jié)構(gòu)。并主要研究了USB器件端處理器的RTL級實(shí)現(xiàn)及FPGA原型驗(yàn)證、和ASIC實(shí)現(xiàn)研究，包括從模型建立、算法仿真、各個(gè)模塊的RTL級設(shè)計(jì)及仿真、FPGA的下載測試和ASIC的綜合分析。它的速度滿足預(yù)定的48MHz，等效門面積不超過1萬門，完全可應(yīng)用于SOC設(shè)計(jì)中。 本文重點(diǎn)對嵌入式USB器件端處理器的FPGA實(shí)現(xiàn)作了研究。為了準(zhǔn)確測試本處理器的運(yùn)行情況，本文應(yīng)用串口傳遞測試數(shù)據(jù)入FPGA開發(fā)板，測試模塊讀入測試數(shù)據(jù)，發(fā)送入PC機(jī)的主機(jī)端。通過NI-VISA充當(dāng)軟件端，檢驗(yàn)測試數(shù)據(jù)的正確。
上傳時(shí)間： 2013-07-24
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隨著移動(dòng)終端、多媒體、Internet網(wǎng)絡(luò)、通信，圖像掃描技術(shù)的發(fā)展，以及人們對圖象分辨率，質(zhì)量要求的不斷提高，用軟件壓縮難以達(dá)到實(shí)時(shí)性要求，而且會(huì)帶來因傳輸大量原始圖象數(shù)據(jù)帶來的帶寬要求，因此采用硬件實(shí)現(xiàn)圖象壓縮已成為一種必然趨勢。而熵編碼單元作為圖像變換，量化后的處理環(huán)節(jié)，是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實(shí)現(xiàn)，具有廣闊的應(yīng)用背景。本文以星載視頻圖像壓縮的硬件實(shí)現(xiàn)項(xiàng)目為背景，對熵編碼器和解碼器的硬件實(shí)現(xiàn)進(jìn)行探討，給出了并行熵編碼和解碼器的實(shí)現(xiàn)方案。熵編解碼器中的難點(diǎn)是huffman編解碼器的實(shí)現(xiàn)。在設(shè)計(jì)并行huffman編碼方案時(shí)通過改善Huffman編碼器中變長碼流向定長碼流轉(zhuǎn)換時(shí)的控制邏輯,避免了因數(shù)據(jù)處理不及時(shí)造成數(shù)據(jù)丟失的可能性，從而保證了編碼的正確性。而在實(shí)現(xiàn)并行的huffman解碼器時(shí)，解碼算法充分利用了規(guī)則化碼書帶來的碼字的單調(diào)性，及在特定長度碼字集內(nèi)碼字變化的連續(xù)性，將并行解碼由模式匹配轉(zhuǎn)換為算術(shù)運(yùn)算，提高了存儲器的利用率、系統(tǒng)的解碼效率和速度。在實(shí)現(xiàn)并行huffman編碼的基礎(chǔ)上，結(jié)合針對DC子帶的預(yù)測編碼，針對直流子帶的游程編碼，能夠?qū)D像壓縮系統(tǒng)中經(jīng)過DWT變換，量化，掃描后的數(shù)據(jù)進(jìn)行正確的編碼。同時(shí)，在并行huffman解碼基礎(chǔ)上的熵解碼器也可以解碼出正確的數(shù)據(jù)提供給解碼系統(tǒng)的后續(xù)反量化模塊，進(jìn)一步處理。在本文介紹的設(shè)計(jì)方案中，按照自頂向下的設(shè)計(jì)方法，對星載圖像壓縮系統(tǒng)中的熵編解碼器進(jìn)行分析，進(jìn)而進(jìn)行邏輯功能分割及模塊劃分，然后分別實(shí)現(xiàn)各子模塊，并最終完成整個(gè)系統(tǒng)。在設(shè)計(jì)過程中，用高級硬件描述語言verilogHDL進(jìn)行RTL級描述。利用了Altera公司的QuartusII開發(fā)平臺進(jìn)行設(shè)計(jì)輸入、編譯、仿真，同時(shí)還采用modelsim仿真工具和symplicity的綜合工具，驗(yàn)證了設(shè)計(jì)的正確性。通過系統(tǒng)波形仿真和下板驗(yàn)證熵編碼器最高頻率可以達(dá)到127M，在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M，吞吐量可達(dá)到2500Mbps，也能滿足性能要求。仿真驗(yàn)證的結(jié)果表明：設(shè)計(jì)能夠滿足性能要求，并具有一定的使用價(jià)值。
上傳時(shí)間： 2013-05-19
上傳用戶：吳之波123
PCI(Peripheral Component Interconnect)總線以其高性能、低成本、開放性、獨(dú)立于處理器、軟件透明等眾多優(yōu)點(diǎn)成為當(dāng)今最流行的計(jì)算機(jī)局部總線。在嵌入式系統(tǒng)領(lǐng)域中，許多IP都是基于PCI總線設(shè)計(jì)的。本文闡述一種以ARM9作為CPU的嵌入式系統(tǒng)的PCI北橋設(shè)計(jì)與驗(yàn)證。 首先介紹基于ARM的嵌入式系統(tǒng)結(jié)構(gòu)，并深入研究PCI2.2總線行為規(guī)范。在此基礎(chǔ)上提出一種基于ARM處理器的PCI總線北橋的設(shè)計(jì)方案，整個(gè)設(shè)計(jì)主要分為主設(shè)備接口模塊，目標(biāo)設(shè)備接口模塊，配置寄存器模塊和集成總線仲裁器三大部分。對于主設(shè)備接口模塊和目標(biāo)設(shè)備接口模塊，論文主要從數(shù)據(jù)通路和控制路徑的實(shí)現(xiàn)兩方面進(jìn)行闡述。對于集成的總線仲裁器，設(shè)計(jì)采用兩優(yōu)先級的循環(huán)優(yōu)先算法，通過一組設(shè)備編號寄存器實(shí)現(xiàn)了PCI總線上的仲裁，此外，論文對跨時(shí)鐘域的信號同步和PCI配置寄存器也作了較為詳細(xì)的描述，最終采用自頂向下的方法實(shí)現(xiàn)了整個(gè)設(shè)計(jì)。 在驗(yàn)證部分，引入了基于平臺的驗(yàn)證思路，通過搭建驗(yàn)證平臺，可以高效地實(shí)現(xiàn)驗(yàn)證。論文重點(diǎn)討論了驗(yàn)證平臺的搭建和行為模型的建立，并介紹了一種命令總線，通過打包各個(gè)驗(yàn)證點(diǎn)控制驗(yàn)證流程。此外，為提高驗(yàn)證的自動(dòng)化程度，論文對驗(yàn)證所使用的腳本也進(jìn)行了描述。通過此驗(yàn)證平臺和腳本，提高了整個(gè)驗(yàn)證系統(tǒng)的可移植性和可重用性。 論文最終完成了PCI北橋的RTL級的功能描述，并使用仿真軟件完成對設(shè)計(jì)的仿真驗(yàn)證。設(shè)計(jì)通過驗(yàn)證并成功實(shí)現(xiàn)在基于ARM的集成處理器，達(dá)到預(yù)定的功能設(shè)計(jì)要求，并具有良好的性能，最后對后續(xù)開發(fā)進(jìn)行了探討。
上傳時(shí)間： 2013-05-22
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