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SDR-SDRAM

使用Verilog實現基于FPGA的SDRAM控制器

使用Verilog實現基于FPGA的SDRAM控制器

標簽： Verilog SDRAM FPGA 控制器

上傳時間： 2013-08-08

上傳用戶：litianchu
verilog代碼讀寫SDRAM 不帶仿真

verilog 代碼，讀寫SDRAM 不帶仿真，需要自己編寫測試文件

標簽： verilog SDRAM 代碼讀寫

上傳時間： 2013-08-13

上傳用戶：zh_901
fpga+sdram+PHY 芯片設計原理圖

fpga+sdram+PHY 芯片設計原理圖

標簽： sdram fpga PHY 芯片設計

上傳時間： 2013-08-14

上傳用戶：chongcongying
基于FPGA的SDRAM設計

原版的外文書，基于FPGA的SDRAM設計，相信大家都會感興趣！

標簽： SDRAM FPGA

上傳時間： 2013-08-19

上傳用戶：heart_2007
SDRAM控制模塊；圖象采集系統說明性穩當；DSP圖象采集系統。SDRAM作為存儲器。

SDRAM控制模塊；圖象采集系統說明性穩當；DSP圖象采集系統。SDRAM作為存儲器。

標簽： SDRAM DSP 圖象采集

上傳時間： 2013-08-23

上傳用戶：plsee
SDRAM與DDR布線指南

SDRAM與DDR布線指南

標簽： SDRAM DDR 布線

上傳時間： 2013-11-22

上傳用戶：guobing703
DRAM內存模塊的設計技術

第二部分：DRAM 內存模塊的設計技術..............................................................143第一章 SDR 和DDR 內存的比較..........................................................................143第二章內存模塊的疊層設計.............................................................................145第三章內存模塊的時序要求.............................................................................1493.1 無緩沖（Unbuffered）內存模塊的時序分析.......................................1493.2 帶寄存器（Registered）的內存模塊時序分析...................................154第四章內存模塊信號設計.................................................................................1594.1 時鐘信號的設計.......................................................................................1594.2 CS 及CKE 信號的設計..............................................................................1624.3 地址和控制線的設計...............................................................................1634.4 數據信號線的設計...................................................................................1664.5 電源，參考電壓Vref 及去耦電容.........................................................169第五章內存模塊的功耗計算.............................................................................172第六章實際設計案例分析.................................................................................178 目前比較流行的內存模塊主要是這三種：SDR，DDR，RAMBUS。其中，RAMBUS內存采用阻抗受控制的串行連接技術,在這里我們將不做進一步探討，本文所總結的內存設計技術就是針對SDRAM 而言(包括SDR 和DDR)。現在我們來簡單地比較一下SDR 和DDR，它們都被稱為同步動態內存，其核心技術是一樣的。只是DDR 在某些功能上進行了改進，所以DDR 有時也被稱為SDRAM II。DDR 的全稱是Double Data Rate，也就是雙倍的數據傳輸率，但是其時鐘頻率沒有增加，只是在時鐘的上升和下降沿都可以用來進行數據的讀寫操作。對于SDR 來說,市面上常見的模塊主要有PC100/PC133/PC166,而相應的DDR內存則為DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。

標簽： DRAM 內存模塊設計技術

上傳時間： 2014-01-13

上傳用戶：euroford
利用Virtex-6控制器提升DDR SDRAM的效率

　　廠商把產品命名為DDR3-1600，則意味著該廠商將規定該SDRAM器件的峰值傳輸速率定為1，600MT/s。雖然這些器件確實能夠達到所規定的傳輸速率，但在實際工作負載情況下卻不能持續保持該速率。原因在于行地址沖突、數據總線轉換損耗、寫恢復等都會降低器件的峰值傳輸速率

標簽： Virtex SDRAM DDR 控制器

上傳時間： 2013-12-12

上傳用戶：jkhjkh1982
SDRAM的原理和時序

SDRAM的原理和時序 SDRAM內存模組與基本結構我們平時看到的SDRAM都是以模組形式出現，為什么要做成這種形式呢？這首先要接觸到兩個概念：物理Bank與芯片位寬。1、物理Bank 傳統內存系統為了保證CPU的正常工作，必須一次傳輸完CPU在一個傳輸周期內所需要的數據。而CPU在一個傳輸周期能接受的數據容量就是CPU數據總線的位寬，單位是bit（位）。當時控制內存與CPU之間數據交換的北橋芯片也因此將內存總線的數據位寬等同于CPU數據總線的位寬，而這個位寬就稱之為物理Bank（Physical Bank，下文簡稱P-Bank）的位寬。所以，那時的內存必須要組織成P-Bank來與CPU打交道。資格稍老的玩家應該還記得Pentium剛上市時，需要兩條72pin的SIMM才能啟動，因為一條72pin -SIMM只能提供32bit的位寬，不能滿足Pentium的64bit數據總線的需要。直到168pin-SDRAM DIMM上市后，才可以使用一條內存開機。不過要強調一點，P-Bank是SDRAM及以前傳統內存家族的特有概念，RDRAM中將以通道（Channel）取代，而對于像Intel E7500那樣的并發式多通道DDR系統，傳統的P-Bank概念也不適用。2、芯片位寬上文已經講到SDRAM內存系統必須要組成一個P-Bank的位寬，才能使CPU正常工作，那么這個P-Bank位寬怎么得到呢？這就涉及到了內存芯片的結構。每個內存芯片也有自己的位寬，即每個傳輸周期能提供的數據量。理論上，完全可以做出一個位寬為64bit的芯片來滿足P-Ban k的需要，但這對技術的要求很高，在成本和實用性方面也都處于劣勢。所以芯片的位寬一般都較小。臺式機市場所用的SDRAM芯片位寬最高也就是16bit，常見的則是8bit。這樣，為了組成P-Bank所需的位寬，就需要多顆芯片并聯工作。對于16bi t芯片，需要4顆（4×16bit=64bit）。對于8bit芯片，則就需要8顆了。以上就是芯片位寬、芯片數量與P-Bank的關系。P-Bank其實就是一組內存芯片的集合，這個集合的容量不限，但這個集合的總位寬必須與CPU數據位寬相符。隨著計算機應用的發展，

標簽： SDRAM 時序

上傳時間： 2013-11-04

上傳用戶：zhuimenghuadie
利用FPGA實現SDRAM控制器的設計

FPGA的應用，sdram

標簽： SDRAM FPGA 控制器

上傳時間： 2014-12-28

上傳用戶：aesuser