本設計是以STC89C52RC芯片為核心，利用Keil UV4編寫軟件和STC_ISP燒寫軟件，設計出一個八音盒。八音盒主要由五大模塊構成，包括單片機最小系統、4*4矩陣鍵盤、蜂鳴器發生電路和4位數碼管顯示電路。有8個按鍵對應8首曲目播放按鈕，另外8個按鍵對應do、re、mi、fa、so、la、si、do’八中音調。本設計主要使用單片機的內部定時器0和中斷產生不同頻率的方波和延時驅動蜂鳴器，并采取行列反轉掃描法識別鍵盤鍵值。由于使用的是實驗箱已經固化的電路，本設計主要從軟件設計上加以優化，以使蜂鳴器產生的音樂更純凈。最終實現的基礎功能是任意播放8首單片機內已存曲目，發揮部分是另外實現8個可演奏的琴鍵，使八音盒具有放音和簡單演奏的兩重功能，并輔以數碼管顯示當前播放曲目號，經過優化和調試，音色較好，琴鍵發音比較純正，初步達到設計要求。
上傳時間： 2013-11-18
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The CAT25128 is a 128−Kb Serial CMOS EEPROM device internally organized as 16Kx8 bits. This features a 64−byte page write buffer and supports the Serial Peripheral Interface (SPI) protocol. The device is enabled through a Chip Select (CS) input. In addition, the required bus signals are clock input (SCK), data input (SI) and data output (SO) lines. The HOLD input may be used to pause any serial communication with the CAT25128 device. The device featuressoftware and hardware write protection, including partial as well as full array protection.
上傳時間： 2013-11-15
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串行下載線的原理圖 SI Prog - Serial Interface for PonyProg
上傳時間： 2013-11-09
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將正數n插入一個已整序的字數組的正確位置。算法: 將數組中數逐個與N比較,Si為指針若N<Ki,則Ki下移一個單元若NKi,則插在Ki的下一個單元,并結束臨界條件:若NKn,則插入Kn的下一個單元若N<K1,則K1~Kn后移一個單元, N插在第一個單元循環控制:計數控制元素個數=((字末地址－字首地址) / 2) +1 字數 = (字節末地址－字節首地址) +1 字節數地址邊界控制結束地址為ARRAY_HEAD特征值控制: 表示結束條件的值
上傳時間： 2013-12-26
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10pin jtag接口定義 表1 Rainbow Blaster 的10PIN 母頭接口定義引AS 模式 PS 模式 JTAG 模式腳 信號名 描述 信號名 描述 信號名 描述1 DCLK 時鐘信號 DCLK 時鐘信號 TCK 時鐘信號2 GND 信號地 GND 信號地 GND 信號地3 CONF_DONE 配置完畢 CONF_DONE 配置完畢 TDO 數據來自于器件4 VCC(TRGT) 目標電源 VCC(TRGT) 目標電源 VCC(TRGT) 目標電源5 nCONFIG 配置控制 nCONFIG 配置控制 TMS JTAG 狀態機控制6 nCE Cyclone 芯片使能/ /7 DATAOUT AS 數據輸出 nSTATUS 配置狀態 /8 nCS 串行配置器件芯片使能/ /9 ASDI AS 數據輸入 DATA0 數據到器件 TDI 數據到器件10 GND 信號地 GND 信號地 GND 信號地
上傳時間： 2014-04-02
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當今電子技術的發展日新月異，尤其是深亞微米工藝在IC設計中的應用，使得芯片的集成規模愈來愈大，速度愈來愈高，從而使得如何處理高速信號問題成為設計的關鍵因素之一。隨著電子系統中邏輯和系統時鐘頻率的迅速提高和信號邊沿不斷變陡，印刷電路板(PCB)的線跡互連和板層特性對系統電氣性能的影響也越發重要。對于低頻設計線跡互連和板層的影響可以不考慮;當頻率超過50MHz時，互連關系和板層特性的影響不容忽視，必須對傳輸線效應加以考慮，在評定系統性能時也必須考慮印刷電路板板材的電參數。因此，高速系統的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性(SI)問題。本文主要對互連延遲所引起的時序問題進行探討。
上傳時間： 2013-12-18
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16.6 版本出來將近半年了，一直想和大家分享一下OrCAD 在16.6 上面的表現。今天終于可以坐下來說一下了。今天要討論的是Capture 非常有用的一個更新，原理圖與SI 分析的完美結合結合。
標簽： OrCAD_Capture_CIS Cadence 16.6
上傳時間： 2014-03-26
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表面貼片膠(SMA,surface mount adhesives)用于波峰焊接和回流焊接，以保持組件在印刷電路板(PCB)上的位置，確保在裝配線上傳送過程中組件不會丟失。PCB裝配中使用的大多數表面貼片膠(SMA)都是環氧樹脂(epoxies)，雖然還有聚丙烯(acrylics)用于特殊的用途。在高速滴膠系統引入和電子工業掌握如何處理貨架壽命相對較短的產品之后，環氧樹脂已成為世界范圍內的更主流的膠劑技術。環氧樹脂一般對廣泛的電路板提供良好的附著力，并具有非常好的電氣性能。
上傳時間： 2013-10-12
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IBIS 模型在做類似板級SI 仿真得到廣泛應用。在做仿真的初級階段，經常對于ibis 模型的描述有些疑問，只知道把模型拿來轉換為軟件所支持的格式或者直接使用，而對于IBIS 模型里面的數據描述什么都不算很明白，因此下面的一些描述是整理出來的一點對于ibis 的基本理解。在此引用很多presention來描述ibis 內容（有的照抄過來，阿彌陀佛，不要說抄襲，只不過習慣信手拈來說明一些問題），僅此向如muranyi 等ibis 先驅者致敬。本文難免有些錯誤或者考慮不周，隨時歡迎進行討論并對其進行修改！IBIS 模型的一些基本概念IBIS 這個詞是Input/Output buffer information specification 的縮寫。本文是基于IBIS ver3.2 所撰寫出來（www.eigroup.org/IBIS/可下載到各種版本spec）,ver4.2增加很多新特性，由于在目前設計中沒用到不予以討論。。。在業界經常會把spice 模型描述為transistor model 是因為它描述很多電路細節問題。而把ibis 模型描述為behavioral model 是因為它并不象spice 模型那樣描述電路的構成，IBIS 模型描述的只不過是電路的一種外在表現，象個黑匣子一樣，輸入什么然后就得到輸出結果，而不需要了解里面驅動或者接收的電路構成。因此有所謂的garbage in, garbage out，ibis 模型的仿真精度依賴于模型的準確度以及考慮的worse case，因此無論你的模型如何精確而考慮的worse case 不周全或者你考慮的worse case 如何周全而模型不精確，都是得不到較好的仿真精度。
上傳時間： 2013-10-16
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16.6 版本出來將近半年了，一直想和大家分享一下OrCAD 在16.6 上面的表現。今天終于可以坐下來說一下了。今天要討論的是Capture 非常有用的一個更新，原理圖與SI 分析的完美結合結合。
標簽： OrCAD_Capture_CIS Cadence 16.6
上傳時間： 2013-11-14
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