為了實(shí)現(xiàn)LTE系統(tǒng)中RRC連接建立的需求，提出了一種對(duì)RRC層連接過(guò)程進(jìn)行設(shè)計(jì)的方案，并完成系統(tǒng)的軟件設(shè)計(jì)。該系統(tǒng)將RRC層的空閑狀態(tài)和連接狀態(tài)均細(xì)分為兩個(gè)子狀態(tài)，有效降低了系統(tǒng)設(shè)計(jì)的復(fù)雜度。軟件采用Xilinx SDK工具集進(jìn)行開(kāi)發(fā)，通過(guò)在PC上分別模擬終端和基站進(jìn)行測(cè)試，終端和基站能夠成功接收到正確的RRC消息。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能夠成功的建立RRC連接，達(dá)到了設(shè)計(jì)的要求。
上傳時(shí)間： 2013-11-19
上傳用戶(hù)：sjy1991
使用 Xilinx Spartan™-3E 或 Spartan-3A FPGA，和National Semiconductor 公司的 PHY，并使用 Xilinx視頻處理 IP 核，提供了一種靈活且極具成本效益的方法來(lái)應(yīng)對(duì)多速率廣播方面的挑戰(zhàn)。
上傳時(shí)間： 2014-11-30
上傳用戶(hù)：muhongqing
This application note describes a reference system which illustrates how to build an embeddedPowerPC® system using the Xilinx 1-Gigabit Ethernet Media Access Controller processor core.This system has the PLB_Gemac configured to use Scatter/Gather Direct Memory Access andthe Serializer/Deserializer (SerDes) interface. This application note describes how to set up thespecific clocking structure required for the SerDes interface and the constraints to be added tothe UCF file. This reference system is complete with a standalone software application to testsome of the main features of this core, including access to registers, DMA capabilities, transmitand receive in loopback mode. This reference system is targeted for the ML300 evaluationboard.
上傳時(shí)間： 2013-11-01
上傳用戶(hù)：truth12
介紹了一種10M/ 100M 以太網(wǎng)控制器的實(shí)現(xiàn)方法,該控制器以FIFO 作為幀緩存,通過(guò)程序設(shè)計(jì)實(shí)現(xiàn)10M/ 100M 自適應(yīng),設(shè)計(jì)中采用WS 接口,提高了設(shè)計(jì)的靈活行,可以實(shí)現(xiàn)與其他SOC 的互連[1 ] ,該設(shè)計(jì)采用VerilogHDL 硬件描述語(yǔ)言編程,基于ISE 開(kāi)發(fā)環(huán)境,在Xilinx 公司的Spartan2 Ⅲ系列FPGA XC3S1000242FT256C 上實(shí)現(xiàn)。關(guān)鍵詞:以太網(wǎng)MAC;10M/ 100M; FPGA ;VerilogHDL
標(biāo)簽： FPGA 100 10 以太網(wǎng)控制器
上傳時(shí)間： 2013-10-18
上傳用戶(hù)：liglechongchong
采用Xilinx 公司Virtex- II Pro 系列FPGA 內(nèi)嵌得SERDES 模塊———RocketIO 作為高速串行協(xié)議的物理層, 利用其8B/10B的編解碼和串化、解串功能, 實(shí)現(xiàn)了兩板間基于數(shù)據(jù)幀的簡(jiǎn)單高速串行傳輸, 并在ISE 環(huán)境中對(duì)整個(gè)協(xié)議進(jìn)行了仿真, 當(dāng)系統(tǒng)頻率為100MHz, 串行速率在2Gbps 時(shí), 在驗(yàn)證板上用chipscope 抓取的數(shù)據(jù)表明能夠?qū)崿F(xiàn)兩板間數(shù)據(jù)的高速無(wú)誤串行傳輸。關(guān)鍵詞: RocketIO;高速串行傳輸;SERDES;協(xié)議
標(biāo)簽： RocketIO 高速串行 協(xié)議設(shè)計(jì)
上傳時(shí)間： 2013-10-21
上傳用戶(hù)：xy@1314
網(wǎng)絡(luò)正在成為當(dāng)今社會(huì)通用通信的骨干力量,現(xiàn)代化的設(shè)備迫切需要解決如何簡(jiǎn)潔高速的接入問(wèn)題。涉及了基于FPGA 的嵌入式技術(shù)。簡(jiǎn)要介紹了使用Xilinx 的EDK 和ISE 等工具的設(shè)計(jì)流程和設(shè)計(jì)實(shí)現(xiàn)支持TCP/ IP 協(xié)議的10M/ 100M/ 1000M以太網(wǎng)SOPC 系統(tǒng)的工程實(shí)例,并對(duì)涉及的關(guān)鍵技術(shù)進(jìn)行了說(shuō)明,列出了實(shí)物系統(tǒng)的指標(biāo)測(cè)試結(jié)果。關(guān)鍵詞 FPGA;EDK;SOPC;嵌入式開(kāi)發(fā);EMAC;PowePc
標(biāo)簽： SOPC 千兆以太網(wǎng)
上傳時(shí)間： 2013-11-16
上傳用戶(hù)：66666
設(shè)計(jì)了一種片上系統(tǒng)（SoC）復(fù)位電路。該電路能對(duì)外部輸入信號(hào)進(jìn)行同步化處理以抑制亞穩(wěn)態(tài)，采用多級(jí)D觸發(fā)器進(jìn)行濾波提升抗干擾能力，并且控制產(chǎn)生系統(tǒng)所需的復(fù)位時(shí)序以滿(mǎn)足軟硬件協(xié)同設(shè)計(jì)需求。同時(shí)，完成了可測(cè)性設(shè)計(jì)（DFT）。基于Xilinx spartan-6 FPGA進(jìn)行了驗(yàn)證。結(jié)果表明該電路可以抑制90 ?滋s以下的外部干擾信號(hào)，并能正確產(chǎn)生系統(tǒng)所需的復(fù)位信號(hào)。
標(biāo)簽： 片上系統(tǒng) 復(fù)位電路
上傳時(shí)間： 2014-12-29
上傳用戶(hù)：guojin_0704
隨著FPGA技術(shù)的發(fā)展，F(xiàn)PGA設(shè)計(jì)已不再只是硬件電路的設(shè)計(jì)，而是包含處理器、外圍組件和接口邏輯在內(nèi)的完整數(shù)字系統(tǒng)，同時(shí)在處理器中編程完成嵌入式代碼的FPGA“軟”設(shè)計(jì)。與傳統(tǒng)的主要基于硬件描述語(yǔ)言進(jìn)行FPGA設(shè)計(jì)開(kāi)發(fā)不同，本文在電路設(shè)計(jì)軟件Altium Designer開(kāi)發(fā)環(huán)境下，結(jié)合Xilinx公司的ISE設(shè)計(jì)軟件，在Altium Designer的創(chuàng)新電子設(shè)計(jì)平臺(tái)NanoBoard 3000上，設(shè)計(jì)實(shí)現(xiàn)了基于Altium Designer特有的系統(tǒng)級(jí)設(shè)計(jì)方法OpenBus系統(tǒng)的32位處理器控制LED的FPGA嵌入式設(shè)計(jì)。
標(biāo)簽： OpenBus FPGA 嵌入式設(shè)計(jì)
上傳時(shí)間： 2013-11-09
上傳用戶(hù)：亞亞娟娟123
MAX8686 25A Buck穩(wěn)壓器
標(biāo)簽： Xilinx Maxim FPGA 參考設(shè)計(jì)
上傳時(shí)間： 2013-11-15
上傳用戶(hù)：旭521
目的是利用嵌入在Xilinx FPGA中的MicroBlaze核實(shí)現(xiàn)基于AXI總線的雙核嵌入式系統(tǒng)設(shè)計(jì)以及共享實(shí)現(xiàn)LED燈的時(shí)控.
標(biāo)簽： MicroBlaze SoPC AXI 總線
上傳時(shí)間： 2014-12-30
上傳用戶(hù)：stewart·
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