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用verilog HDL寫的操作SRAM的源碼
標(biāo)簽： verilog SRAM HDL 操作
上傳時(shí)間： 2015-02-07
上傳用戶：sy_jiadeyi
用verilog HDL實(shí)現(xiàn)曼徹斯特編碼的源碼
標(biāo)簽： verilog HDL 曼徹斯特編碼 源碼
上傳時(shí)間： 2013-12-29
上傳用戶：lhc9102
verilog浮點(diǎn)乘發(fā)器，特定數(shù)據(jù)結(jié)構(gòu)，指數(shù)底為10
標(biāo)簽： verilog 浮點(diǎn)
上傳時(shí)間： 2013-12-20
上傳用戶：chenbhdt
verilog浮點(diǎn)乘發(fā)器，特定數(shù)據(jù)結(jié)構(gòu)，指數(shù)底為10,利用pipeline
上傳時(shí)間： 2013-12-24
上傳用戶：ljmwh2000
上傳時(shí)間： 2013-12-27
上傳用戶：thinode
上傳時(shí)間： 2014-01-26
上傳用戶：dengzb84
verilog寫的回波抵消程序，相當(dāng)于寫了個(gè)回波抵消的芯片，不是dsp，可編譯后下載于FPGA,絕對(duì)原創(chuàng)，寫了很長(zhǎng)時(shí)間。
標(biāo)簽： verilog 回波抵消 程序
上傳時(shí)間： 2014-01-09
上傳用戶：LouieWu
RS編碼的源代碼使用Verilog在Xinloinx平臺(tái)
標(biāo)簽： Xinloinx Verilog RS編碼 源代碼
上傳時(shí)間： 2013-12-17
上傳用戶：zgu489
VHDL與Verilog的比較
標(biāo)簽： Verilog VHDL 比較
上傳時(shí)間： 2015-02-12
上傳用戶：hopy
verilog fifo
標(biāo)簽： verilog fifo
上傳時(shí)間： 2015-02-16
上傳用戶：xaijhqx
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