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VERILOG-HDL

  • VERILOG HDL 實(shí)際工控項(xiàng)目源碼

    VERILOG HDL 實(shí)際工控項(xiàng)目源碼\r\n開發(fā)工具 altera quartus2

    標(biāo)簽： VERILOG HDL 工控 項(xiàng)目

    上傳時間： 2013-09-05

    上傳用戶：youmo81

  • Verilog HDL入門的教材

    本書是介紹Verilog HDL入門的教材，希望對各位朋友有用

    標(biāo)簽： Verilog HDL 教材

    上傳時間： 2014-01-07

    上傳用戶：xiaozhiqban

  • Verilog HDL黑金資料

    Verilog HDL 黑金資料

    標(biāo)簽： Verilog HDL

    上傳時間： 2013-11-04

    上傳用戶：上善若水

  • Verilog HDL 華為入門教程

    Verilog HDL 華為入門教程

    標(biāo)簽： Verilog HDL 華為 入門教程

    上傳時間： 2013-10-10

    上傳用戶：Amygdala

  • Verilog HDL程序設(shè)計(jì)教程

    Verilog HDL程序設(shè)計(jì)教程

    標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

    上傳時間： 2013-11-22

    上傳用戶：wuchunwu

  • Verilog HDL實(shí)現(xiàn)I2C功能

    用Verilog HDL實(shí)現(xiàn)I2C總線功能

    標(biāo)簽： Verilog HDL I2C

    上傳時間： 2013-11-07

    上傳用戶：源弋弋

  • 《Verilog HDL程序設(shè)計(jì)與應(yīng)用》

    《Verilog HDL程序設(shè)計(jì)與實(shí)踐》系統(tǒng)講解了Verilog HDL的基本語法和高級應(yīng)用技巧，對于每個知識點(diǎn)都按照開門見山、自頂向下的方式來組織內(nèi)容，在介紹相關(guān)知識點(diǎn)之前，先告訴讀者其出現(xiàn)的背景、本質(zhì)特征以及應(yīng)用場景，讓讀者不僅掌握基本語法，還能夠獲得深層次理解。從結(jié)構(gòu)上講，《Verilog HDL程序設(shè)計(jì)與實(shí)踐》以Verilog HDL的各方面開發(fā)為主線，遵照硬件應(yīng)用系統(tǒng)開發(fā)的基本步驟和思路進(jìn)行詳細(xì)講解，并穿插介紹ISE開發(fā)工具的操作技巧與注意事項(xiàng)，具備很強(qiáng)的可讀性、指導(dǎo)性和實(shí)用性。

    標(biāo)簽： Verilog HDL 程序設(shè)計(jì)

    上傳時間： 2013-11-22

    上傳用戶：wqxstar

  • Verilog HDL入門的教材

    本書是介紹Verilog HDL入門的教材，希望對各位朋友有用

    標(biāo)簽： Verilog HDL 教材

    上傳時間： 2015-01-01

    上傳用戶：gtzj

  • Verilog HDL黑金資料

    Verilog HDL 黑金資料

    標(biāo)簽： Verilog HDL

    上傳時間： 2013-10-31

    上傳用戶：xy@1314

  • Verilog HDL 數(shù)字設(shè)計(jì)教程(賀敬凱)

    　　Verilog HDL 數(shù)字設(shè)計(jì)教程【作者：賀敬凱；出版社：西安電子科技大學(xué)出版社】（本資料為ppt） 　　內(nèi)容簡介：介紹了Verilog HDL語言，狀態(tài)機(jī)設(shè)計(jì)，仿真，還有好幾個可綜合設(shè)計(jì)的舉例，除了常見的，還有空調(diào)控制器的設(shè)計(jì)，飲料自動售賣機(jī)的設(shè)計(jì)，AD采樣控制電路等。 　　第1章 Verilog HDL數(shù)字設(shè)計(jì)綜述 　　第2章 Verilog HDL基本概念 　　第3章 Verilog HDL常用建模方法 　　第4章 Verilog HDL常用電路設(shè)計(jì) 　　第5章 同步有限狀態(tài)機(jī)設(shè)計(jì) 　　第6章 Verilog HDL仿真技術(shù) 　　第7章 Verilog HDL可綜合設(shè)計(jì)舉例 　　第8章 CPU結(jié)構(gòu)及其設(shè)計(jì)

    標(biāo)簽： Verilog HDL 數(shù)字設(shè)計(jì) 教程

    上傳時間： 2015-01-01

    上傳用戶：yare

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