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Serial ADC Interface write in VHDL based on xilinx cpld
標(biāo)簽： Interface Serial xilinx write
上傳時(shí)間： 2016-05-15
上傳用戶：zhangjinzj
用VHDL語言在CPLD／FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算，資源多多共享,不亦樂乎!
標(biāo)簽： VHDL CPLD FPGA 語言
上傳時(shí)間： 2014-01-21
上傳用戶：invtnewer
基于VHDL語言對(duì)6713DSK片上cpld的控制
標(biāo)簽： VHDL 6713 cpld DSK
上傳時(shí)間： 2016-06-04
上傳用戶：ljt101007
基于cpld的pwm控制設(shè)計(jì) 采用vhdl.verilog語言設(shè)計(jì) 對(duì)大家比較有用
標(biāo)簽： verilog cpld vhdl pwm
上傳時(shí)間： 2014-01-09
上傳用戶：baiom
基于CPLD XC95018開發(fā)的一段VHDL代碼，可實(shí)現(xiàn)多個(gè)8051單片機(jī)互相通訊，對(duì)多單片機(jī)系統(tǒng)的設(shè)計(jì)很有參考價(jià)值
標(biāo)簽： 95018 CPLD VHDL XC
上傳時(shí)間： 2014-11-30
上傳用戶：royzhangsz
用cpld控制時(shí)序通過usb傳送數(shù)據(jù)到pc機(jī)的vhdl源碼，用于一款心電圖機(jī)。
標(biāo)簽： cpld vhdl usb 控制
上傳時(shí)間： 2016-08-25
上傳用戶：myworkpost
本文用VHDL在CPLD器件上實(shí)現(xiàn)一種8 b數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。
標(biāo)簽： VHDL CPLD 器件 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-12-18
上傳用戶：sy_jiadeyi
一個(gè)用VHDL編程基于CPLD的EDA實(shí)驗(yàn)板開發(fā)可以實(shí)現(xiàn)順計(jì)時(shí)和倒計(jì)時(shí)的秒表。要求計(jì)時(shí)的范圍為00.0S~99.9S，用三位數(shù)碼管顯示。 （1） 倒計(jì)時(shí)：通過小鍵盤可以實(shí)現(xiàn)設(shè)定計(jì)時(shí)時(shí)間（以秒為單位，最大計(jì)時(shí)時(shí)間為99.9秒）。通過鍵盤實(shí)現(xiàn)計(jì)時(shí)開始、計(jì)時(shí)結(jié)束。當(dāng)所設(shè)定的倒計(jì)時(shí)間到達(dá)00.0S后，自動(dòng)停止倒計(jì)時(shí)，同時(shí)響鈴。 （2） 順計(jì)時(shí)：初始值為00.0S，通過鍵盤實(shí)現(xiàn)開始計(jì)時(shí)和結(jié)束計(jì)時(shí)功能。計(jì)時(shí)結(jié)束后，顯示記錄的時(shí)間。 （3） 用三個(gè)發(fā)光二極管正確顯示以下狀態(tài)：倒計(jì)時(shí)狀態(tài)、順計(jì)時(shí)狀態(tài)、待機(jī)狀態(tài)。 （4） 每當(dāng)接收到有效按鍵時(shí)，蜂鳴器發(fā)出提示聲。 順計(jì)時(shí)在一次計(jì)時(shí)中可以記錄三個(gè)不同的結(jié)束時(shí)間，并能通過按鍵顯示三次所記錄的時(shí)間。
標(biāo)簽： VHDL CPLD 00.0 99.9
上傳時(shí)間： 2013-12-01
利用VHDL實(shí)現(xiàn)CPLD（EMP240T100C5）的PWM輸出
標(biāo)簽： VHDL CPLD 100C 240T
上傳時(shí)間： 2016-09-18
上傳用戶：集美慧
利用VHDL實(shí)現(xiàn)CPLD（EPM240T100C5）的VGA屏幕輸出
上傳用戶：xuan‘nian
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