用VHDL語言在FPGA或者CPLD上實現(xiàn)任意波形的產(chǎn)生
標簽： VHDL FPGA CPLD 語言
上傳時間： 2013-12-18
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cpld入門教材. 介紹基本vhdl語法.適合快速入門理解含有cpld器件的電路板.
標簽： cpld vhdl 入門教 快速入門
上傳時間： 2016-02-11
上傳用戶：eclipse
深圳優(yōu)龍公司PXA270的cpld的vhdl邏輯代碼，
標簽： cpld vhdl PXA 270
上傳時間： 2014-01-04
上傳用戶：kernaling
本文詳細分析了COOLRUNNER系列CPLD的結(jié)構(gòu),特點及功能,使用VHDL語言實現(xiàn)數(shù)字邏輯,實現(xiàn)了水下沖擊波記錄儀電路的數(shù)字電路部分.
標簽： COOLRUNNER CPLD VHDL 分
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利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實現(xiàn)。這樣設(shè)計具有體積小、設(shè)計周期短（設(shè)計過程中即可實現(xiàn)時序仿真）、調(diào)試方便、故障率低、修改升級容易等特點。 本設(shè)計采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設(shè)計）實現(xiàn)數(shù)字鐘的設(shè)計、下載和調(diào)試。 一、 功能說明 已完成功能 1. 完成秒／分／時的依次顯示并正確計數(shù)； 2. 秒／分／時各段個位滿10正確進位，秒／分能做到滿60向前進位； 3. 定時鬧鐘：實現(xiàn)整點報時，又揚聲器發(fā)出報時聲音； 4. 時間設(shè)置，也就是手動調(diào)時功能：當認為時鐘不準確時，可以分別對分／時鐘進行調(diào)整； 5. 利用多余兩位數(shù)碼管完成秒表顯示：A、精度達10ms；B、可以清零；C、完成暫停 可以隨時記時、暫停后記錄數(shù)據(jù)。 待改進功能： 1. 鬧鐘只是整點報時，不能手動設(shè)置報時時間，遺憾之一； 2. 秒表不能向秒進位，也就是最多只能記時100ms； 3. 秒表暫停記錄數(shù)據(jù)后不能在原有基礎(chǔ)上繼續(xù)計時，而是復(fù)位重新開始。 【注意】秒表為后來添加功能，所以有很多功能不成熟！
標簽： CPLD VHDL 芯片 時鐘源
上傳時間： 2014-01-02
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FPGA/CPLD VHDL語言實現(xiàn)SPI，擁有兩種模式，F(xiàn)PGA/CPLD即可工作在主機模式，又可工作在從機模式
標簽： FPGA CPLD VHDL SPI
上傳時間： 2016-02-26
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FPGA/cpld 控制顯示器顯示 VHDL源碼 內(nèi)有測試程序
標簽： FPGA cpld VHDL 控制顯示器
上傳用戶：jichenxi0730
CPLD lattice1032 VHDL實現(xiàn)交通燈控制！
標簽： lattice CPLD 1032 VHDL
上傳時間： 2016-03-01
上傳用戶：王楚楚
atmel公司arm926 開發(fā)辦cpld源代碼vhdl寫的， 供大家參考
標簽： atmel cpld vhdl arm
上傳時間： 2014-03-02
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VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計——學(xué)習(xí)FPGA/CPLD時可參考
標簽： VHDL FPGA CPLD 硬件描述語言
上傳時間： 2016-03-16
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