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針對傳統(tǒng)集成電路（ASIC）功能固定、升級困難等缺點，利用FPGA實現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實現(xiàn)方法，推導(dǎo)出一種簡便的引入?仔/4固定相移的實現(xiàn)方法。采用模塊化的設(shè)計方法使用VHDL語言編寫出源程序，在VIRTEX-II Pro 開發(fā)板上成功實現(xiàn)了整個系統(tǒng)。測試結(jié)果表明該系統(tǒng)正確實現(xiàn)了STEL-2000A的核心功能。
Abstract:
To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on VIRTEX-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
標(biāo)簽：
STEL
2000
FPGA
擴(kuò)頻通信
上傳時間：
2013-11-19
上傳用戶：neu_liyan
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目前，大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求，一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘，以達(dá)到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設(shè)計了專用時鐘緩沖與驅(qū)動結(jié)構(gòu)，從而使全局時鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應(yīng)復(fù)雜設(shè)計的需要，Xilinx的FPGA中集成的專用時鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數(shù)字時鐘管理模塊(DCM)。與全局時鐘資源相關(guān)的原語常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽：
Xilinx
FPGA
全局時鐘資源
上傳時間：
2013-11-20
上傳用戶：563686540
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摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計方案, 改進(jìn)了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議
為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場需求, Xilinx 公司適時推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴(kuò)展的帶寬, 為系統(tǒng)設(shè)計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導(dǎo)致系統(tǒng)資源的浪費(fèi)。本文提出的設(shè)計方案可以改進(jìn)Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。
標(biāo)簽：
Rocket
2.5
高速串行
收發(fā)器
上傳時間：
2013-10-13
上傳用戶：lml1234lml
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本設(shè)計以凌陽16位單片機(jī)SPCE061A為核心控制器件，配合Xilinx VIRTEX-II FPGA及Xilinx公司提供的硬件DSP高級設(shè)計工具System Generator，制作完成本數(shù)字式外差頻譜分析儀。前端利用高性能A/D對被測信號進(jìn)行采集，利用FPGA高速、并行的處理特點，在FPGA內(nèi)部完成數(shù)字混頻，數(shù)字濾波等DSP算法。
標(biāo)簽：
SPCE
061A
061
凌陽16
上傳時間：
2014-11-23
上傳用戶：bjgaofei
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ISE7.1，采用VIRTEX-II芯片。實現(xiàn)adc數(shù)據(jù)采樣，平均，通道選擇，采樣時鐘選擇，數(shù)據(jù)格式調(diào)整，內(nèi)含fifo,uart等模塊。
標(biāo)簽：
ISE
7.1
上傳時間：
2014-10-25
上傳用戶：ruan2570406
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Xilinx is disclosing this Specification
? 第 1 章“EMIF 概述”，概述 Texas Instruments EMIF。
? 第 2 章“VIRTEX-II 系列或 Spartan-3 FPGA 到 EMIF 的設(shè)計”描述將 TI TMSC6000
EMIF 連接到 Virtex?-II 系列或 Spartan?-3 FPGA 的實現(xiàn)。
? 第 3 章“Virtex-4 FPGA 到 EMIF 的設(shè)計” 描述將 TI TMS320C64x EMIF 連接到
Virtex-4 FPGA 的實現(xiàn)。
? 第 4 章“參考設(shè)計” 提供參考設(shè)計的目錄結(jié)構(gòu)和參考設(shè)計文件的鏈接。
? 附錄 A “Virtex-4 ISERDES 樣本代碼” 提供 Virtex-4 實現(xiàn)的樣本代碼列表。
? 附錄 B “EMIF 寄存器域描述” 定義 TI DSP 寄存器域。
? 附錄 C “相關(guān)參考文件” 提供相關(guān)文檔的鏈接
標(biāo)簽：
Specification
disclosing
Xilinx
EMIF
上傳時間：
2016-12-06
上傳用戶：litianchu
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DDR SDRAM控制器的VHDL源代碼，含詳細(xì)設(shè)計文檔。
The DDR, DCM, and SelectI/O™ features in the Virtex™ -II architecture make it the perfect
choice for implementing a controller of a Double Data Rate (DDR) SDRAM. The Digital Clock
Manager (DCM) provides the required Delay Locked Loop (DLL), Digital Phase Shift (DPS),
and Digital Frequency Synthesis (DFS) functions. This application note describes a controller
design for a 16-bit DDR SDRAM. The application note and reference design are enhanced
versions of XAPP200 targeted to the VIRTEX-II series of FPGAs. At a clock rate of 133 MHz,
16-bit data changes at both clock edges. The reference design is fully synthesizable and
achieves 133 MHz performance with automatic place and route tools.
標(biāo)簽：
SDRAM
VHDL
DDR
控制器
上傳時間：
2014-11-01
上傳用戶：l254587896
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In this work an implementation of a geometric nonlinear controller for chaos synchronization in a Field Programmable Gate Array (FPGA) is presented. The Lorenz chaotic system is used to show the implementation of chaos synchronization via nonlinear controller implemented in a Xilinx FPGA VIRTEX-II 2v2000ft896-4. The main idea is to design a nonlinear geometric controller which synchronizes a slave Lorenz system to a master system and then implement them into the FPGA.
標(biāo)簽：
synchronization
implementation
controller
geometric
上傳時間：
2013-12-17
上傳用戶：3到15
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VHDL編寫的PCI代碼,PCI2.2兼容,Xillinx Virtex與Spantan II 優(yōu)化,33M主頻,32位寬度,全目標(biāo)功能等.
標(biāo)簽：
PCI
Spantan
Xillinx
Virtex
上傳時間：
2015-06-03
上傳用戶：大融融rr
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The LogiCORE™ GTP Wizard automates the task of creating HDL wrappers to configure the high-speed serial GTP transceivers in Virtex™-5 LXT and SXT devices. The menu-driven interface allows one or more GTP transceivers to be configured using pre-definedtemplates for popular industry standards, or from scratch, to support a wide variety of custom protocols.The Wizard produces a wrapper, an example design, and a testbench for rapid integration and verification of the serial interface with your custom function
Features• Creates customized HDL wrappers to configureVirtex-5 RocketIO™ GTP transceivers• Users can configure Virtex-5 GTP transceivers toconform to industry standard protocols usingpredefined templates, or tailor the templates forcustom protocols• Included protocol templates provide support for thefollowing specifications: Aurora, CPRI, FibreChannel 1x, Gigabit Ethernet, HD-SDI, OBSAI,OC3, OC12, OC48, PCI Express® (PCIe®), SATA,SATA II, and XAUI• Automatically configures analog settings• Each custom wrapper includes example design, testbench; and both implementation and simulation scripts
標(biāo)簽：
Transceiver
Virtex
Wizar
GTP
上傳時間：
2013-10-23
上傳用戶：leyesome
