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基本蛙跳程序 matlab/C混合蛙跳算法(SFLA)是一種基于群智能的亞啟發(fā)式進(jìn)化算法，并應(yīng)用于離散組合優(yōu)化問題的求解。該算法是又一種受自然界生物現(xiàn)象啟示而產(chǎn)生的基于群體的協(xié)同搜索方法。
標(biāo)簽： matlab 程序
上傳時(shí)間： 2013-05-17
上傳用戶：jing911003
實(shí)踐電磁兼容設(shè)計(jì)-PCB布線基本措施,電磁兼容設(shè)計(jì)的入門掃盲貼，有PCB的截圖，看起來比較直觀。涉及到的理論請參看合嵌電子科技公司編寫的 完整版的 《實(shí)踐電磁兼容設(shè)計(jì)》
標(biāo)簽： PCB 實(shí)踐 電磁兼容設(shè)計(jì) 布線
上傳時(shí)間： 2013-07-03
上傳用戶：glxcl
ORCAD基本問題集
標(biāo)簽： ORCAD
上傳時(shí)間： 2013-06-28
上傳用戶：ninal
可編程邏輯器件 pld/fpga,vhdl/verilog的相關(guān)學(xué)習(xí)資料，設(shè)計(jì)技巧，抓緊免費(fèi)下載。
標(biāo)簽： verilog fpga vhdl pld
上傳時(shí)間： 2013-08-06
上傳用戶：李彥東
基于Xilinx FPGA的DDRSDRAM的Verilog控制代碼，使用的FPGA為Virtex-4，實(shí)現(xiàn)對DDRSDRAM的簡單控制（對一系列地址的寫入和讀取）。
標(biāo)簽： DDRSDRAM Verilog Xilinx FPGA
上傳時(shí)間： 2013-08-07
上傳用戶：ainimao
使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器
標(biāo)簽： Verilog SDRAM FPGA 控制器
上傳時(shí)間： 2013-08-08
上傳用戶：litianchu
文章介紹了系統(tǒng)的硬件電路原理與具體實(shí)現(xiàn)方法，其中主要包括載波恢\r\n復(fù)電路，PN 碼捕獲電路和跟蹤電路，并針對Xilinx 公司FPGA 的特點(diǎn)，對各電\r\n路的實(shí)現(xiàn)進(jìn)行優(yōu)化設(shè)計(jì)，在不影響系統(tǒng)穩(wěn)定性和精度的前提下，減少硬件資源\r\n消耗，提高硬件利用率。設(shè)計(jì)利用Verilog 硬件描述語言完成，通過后仿真驗(yàn)證\r\n電路正確性，并給出綜合結(jié)果。
標(biāo)簽： Xilinx FPGA 硬件 電路原理
上傳時(shí)間： 2013-08-09
上傳用戶：qiaoyue
FPGA簡:講述了FPGA的基本概念、結(jié)構(gòu)、發(fā)展
標(biāo)簽： FPGA 基本概念 發(fā)展
上傳時(shí)間： 2013-08-11
上傳用戶：410805624
實(shí)現(xiàn)USB接口功能的VHDL和verilog完整源代碼
標(biāo)簽： verilog VHDL USB 接口功能
上傳用戶：yangzhiwei
使用Verilog編寫的同步FIFO，可通過設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡單實(shí)用。
標(biāo)簽： Verilog FIFO 編寫
上傳時(shí)間： 2013-08-12
上傳用戶：ljt101007
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