verilog HDL語言編寫的數(shù)字秒表，仿真已經(jīng)通過，可供參考
標簽： verilog HDL 語言 編寫
上傳時間： 2013-12-19
上傳用戶：chfanjiang
Verilog HDL入門,學習的最好參考資料，可以極短的時間內(nèi)學會
標簽： Verilog HDL 參考資料
上傳時間： 2016-09-03
上傳用戶：hgy9473
一個比較經(jīng)典的用VHDL實現(xiàn)的FIFO論文
標簽： VHDL FIFO 比較 論文
上傳時間： 2016-09-05
上傳用戶：himbly
I2C verilog 源代碼 非常好的代碼，大家可以
標簽： verilog I2C 源代碼 代碼
上傳時間： 2013-12-30
上傳用戶：baiom
使用VERILOG實現(xiàn)QPSK信號的匹配濾波，對符號過采樣率為4，在程序中設定相關(guān)峰的檢測門限為3
標簽： VERILOG QPSK 信號 濾波
上傳時間： 2014-01-12
上傳用戶：xuan‘nian
Verilog實現(xiàn) spi接口的FPGA實現(xiàn) 通過仿真，修改后即可應用
標簽： Verilog FPGA spi 接口
上傳時間： 2016-10-01
上傳用戶：shus521
現(xiàn)色彩空間轉(zhuǎn)換R’G’B’ to Y’CbCr的VHDL源代碼。
標簽： CbCr VHDL to 色彩
上傳時間： 2016-10-15
上傳用戶：cazjing
這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.
標簽： verilog booth hdl 家
上傳時間： 2013-11-29
上傳用戶：jjj0202
使用FPGA的FIFO，狀態(tài)機，乒乓操作等實現(xiàn)了異步UART。
標簽： FPGA FIFO
上傳時間： 2016-11-07
上傳用戶：miaochun888
有實驗結(jié)果,用MOSIN6編寫的,是Verilog HDL語言實現(xiàn)的. 練習三 利用條件語句實現(xiàn)計數(shù)分頻時序電路 實驗目的： 1. 掌握條件語句在簡單時序模塊設計中的使用； 2. 學習在Verilog模塊中應用計數(shù)器； 3. 學習測試模塊的編寫、綜合和不同層次的仿真。 練習四 阻塞賦值與非阻塞賦值的區(qū)別 實驗目的： 1． 通過實驗，掌握阻塞賦值與非阻塞賦值的概念和區(qū)別； 2． 了解阻塞賦值與非阻塞賦值的不同使用場合； 3． 學習測試模塊的編寫、綜合和不同層次的仿真。
標簽： Verilog MOSIN6 HDL Ver
上傳時間： 2016-11-19
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