此程序為存儲器常用的FIFO（先入先出），程序中沒有指明位寬，這樣更適合于初學(xué)者進行套用
標簽： FIFO 程序 存儲器
上傳時間： 2016-11-23
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采用Verilog HDL語言編寫的曼徹斯特碼， 文件列表： help md.v md_tf.v me.v me_tf.v med.v
標簽： Verilog HDL 語言 編寫
上傳時間： 2016-12-08
上傳用戶：yoleeson
處理整幀數(shù)據(jù)的FIFO的巧妙控制設(shè)計,能給大家一個參考
標簽： FIFO 幀 家 數(shù)據(jù)
上傳時間： 2014-03-04
上傳用戶：頂?shù)弥?/p>
用Verilog HDL / VHDL實現(xiàn)的數(shù)字頻率計（完整實驗報告）
標簽： Verilog VHDL HDL 數(shù)字頻率計
上傳時間： 2014-01-22
上傳用戶：dapangxie
Verilog HDL語言設(shè)計的交通燈設(shè)計
標簽： Verilog HDL 語言 交通燈
上傳時間： 2017-02-02
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verilog大量實例,深入淺出的給你介紹具體編程思想
標簽： verilog 編程
上傳時間： 2013-12-01
上傳用戶：Andy123456
另外一個用VHDL源碼編寫的FIFO模塊程序,可以比較一下和FIFO有什么區(qū)別.
標簽： FIFO VHDL 源碼 模塊
上傳時間： 2017-02-05
上傳用戶：xlcky
linux下Qsort的C語 言的實現(xiàn)
標簽： linux Qsort
上傳用戶：jackgao
JoelOnSoftware非常有名的程式設(shè)計書籍
標簽： JoelOnSoftware 程式
上傳時間： 2013-11-25
上傳用戶：ikemada
Verilog是廣泛應(yīng)用的硬件描述語言，可以用在硬件設(shè)計流程的建模、綜合和模擬等多個階段。隨著硬件設(shè)計規(guī)模的不斷擴大，應(yīng)用硬件描述語言進行描述的CPLD結(jié)構(gòu)，成為設(shè)計專用集成電路和其他集成電路的主流。通過應(yīng)用Verilog HDL對多功能電子鐘的設(shè)計，達到對Verilog HDL的理解，同時對CPLD器件進行簡要了解。 本文的研究內(nèi)容包括: 對Altera公司Flex 10K系列的EPF10K 10簡要介紹，Altera公司軟件Max+plusⅡ簡要介紹和應(yīng)用Verilog HDL對多功能電子鐘進行設(shè)計。
標簽： Verilog 硬件描述語言
上傳時間： 2017-03-06
上傳用戶：epson850
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