雙極性步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)器的設(shè)計(jì)與實(shí)現(xiàn)論述j一種雙極性步進(jìn)電動(dòng)機(jī)細(xì)分驅(qū)動(dòng)器的I作原理，該驅(qū)動(dòng)器能較好地改 善步進(jìn)電動(dòng)機(jī)的運(yùn)行性能，具有實(shí)用性強(qiáng)、結(jié)構(gòu)簡(jiǎn)單、成本低的優(yōu)點(diǎn)。針對(duì)實(shí)際調(diào)試中 出現(xiàn)的問(wèn)題進(jìn)行分析后，提出了對(duì)策；最后給出了試驗(yàn)結(jié)果。
標(biāo)簽： 雙極性 細(xì)分驅(qū)動(dòng)器 步進(jìn)電機(jī) 步進(jìn)電動(dòng)機(jī)
上傳時(shí)間： 2016-08-25
上傳用戶(hù)：comua
從http網(wǎng)頁(yè)上抓圖到你的計(jì)算機(jī)show 可以用J++ 或 Sun Javac compile J++ 須要將swing的class放置在 C:\WINDOWS\java\classes\javax\swing J++ 不能抓網(wǎng)絡(luò)的圖但可以抓你計(jì)算機(jī)里面的圖
標(biāo)簽： WINDOWSjavaclassesjav compile Javac class
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：chenlong
求一個(gè)復(fù)正弦加白噪聲隨機(jī)過(guò)程的信號(hào)： xn=exp(j*pi*n-j*pi)+exp(j*w0*n-j*0.7*pi)+v v(n)為零均值白噪聲。S/N=10dB。取P=3，構(gòu)造4階的自相關(guān)矩陣R的基于MUSIC算法的功率譜估計(jì)的MATLAB程序
上傳時(shí)間： 2017-08-31
上傳用戶(hù)：franktu
FPGA片內(nèi)FIFO讀寫(xiě)測(cè)試Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，使用 FPGA 內(nèi)部的 FIFO 以及程序?qū)υ?FIFO 的數(shù)據(jù)讀寫(xiě)操作。FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時(shí)鐘 input rst_n //復(fù)位信號(hào)，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫(xiě)數(shù)據(jù)wire wr_en; //FIFO寫(xiě)使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數(shù)據(jù)wire full; //FIFO滿(mǎn)信號(hào) wire empty; //FIFO空信號(hào) wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產(chǎn)生FIFO寫(xiě)入的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 開(kāi)始寫(xiě)FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿(mǎn) next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產(chǎn)生FIFO讀的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿(mǎn), 開(kāi)始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
標(biāo)簽： fpga fifo verilog quartus
上傳時(shí)間： 2021-12-19
上傳用戶(hù)：20125101110
WEBGAME 機(jī)器人大戰(zhàn)EBS(無(wú)盡的戰(zhàn)爭(zhēng)) 架設(shè)方法 WIN2K系列主機(jī) ，最簡(jiǎn)單的方法就是 設(shè)置一個(gè)虛擬目錄 其它就稍微改改 config.cgi的設(shè)置，還有餓ebs_sub 1 2 3.cgi的圖片地址就基本好了 WIN2K沒(méi)有虛擬目錄的話(huà)就除了要做上面的那些以外 還要打開(kāi)所有文件，搜索類(lèi)似這樣的 require config.cgi 都改成絕對(duì)路徑就行了 UNIX LINUX FREEBSD 系列的話(huà),就要設(shè)置屬性了 ebs目錄所有CGI文件設(shè)置成 755 所有DAT文件設(shè)置成 777 logmiulerebeb 目錄也就是數(shù)據(jù)目錄，這個(gè)要設(shè)置成 777 裏面所有文件也是 777 當(dāng)然，你可以修改這個(gè)目錄，最好修改成其他目錄，然後把config.cgi的數(shù)據(jù)庫(kù)目錄改改就可以了, 然後就是改 config.cgi的一些設(shè)置，還要改 ebs_sub 1 2 3.cgi的圖片地址了,最後就是，UNIX LINUX系列的大小寫(xiě)都分的很清楚，這個(gè)版本我懶得整理，所以有的是答謝，有的是小寫(xiě)，自己改改吧.
標(biāo)簽： WEBGAME WIN2K EBS 機(jī)器人
上傳時(shí)間： 2014-01-10
上傳用戶(hù)：tuilp1a
用HDL語(yǔ)言編寫(xiě)的通用fifo源碼，通過(guò)對(duì)fifo的寬度和深度進(jìn)行配置，可以產(chǎn)生我們所需要的fifo，還包括fifo的測(cè)試程序和仿真Makefile腳本
標(biāo)簽： fifo HDL 語(yǔ)言 編寫(xiě)
上傳時(shí)間： 2014-01-03
上傳用戶(hù)：miaochun888
第 一 節(jié) ispDesignEXPERT 簡(jiǎn) 介 第 二 節(jié) ispDesignEXPERT System 的 原 理 圖 輸 入 第 三 節(jié) 設(shè) 計(jì) 的 編 譯 與 仿 真 第 四 節(jié) ABEL 語(yǔ) 言 和 原 理 圖 混 合 輸 入 第 五 節(jié) ispDesignEXPERT System 中 VHDL 和Verilog 語(yǔ) 言 的 設(shè) 計(jì) 方 法 第 六 節(jié) 在 系 統(tǒng) 編 程 的 操 作 方 法 第 七 節(jié) ModelSim 的 使 用 方 法 附 錄 一 ispDesignEXPERT System 上 機(jī) 實(shí) 習(xí) 題 附 錄 二 ispDesignEXPERT System 文 件 后 綴 及 其 含 義
標(biāo)簽： ispDesignEXPERT System
上傳時(shí)間： 2015-06-22
上傳用戶(hù)：lmeeworm
假定已經(jīng)有許多應(yīng)用采用了程序1 - 1 5中所定義的C u r r e n c y類(lèi)，現(xiàn)在我們想要對(duì)C u r r e n c y類(lèi) 的描述進(jìn)行修改，使其應(yīng)用頻率最高的兩個(gè)函數(shù)A d d和I n c r e m e n t可以運(yùn)行得更快，從而提高應(yīng) 用程序的執(zhí)行速度。由于用戶(hù)僅能通過(guò)p u b l i c部分所提供的接口與C u r r e n c y類(lèi)進(jìn)行交互，
上傳時(shí)間： 2015-10-11
上傳用戶(hù)：BIBI
目 錄 第 一 節(jié)ispDesignEXPERT 簡(jiǎn) 介 第 二 節(jié)ispDesignEXPERT System 的 原 理 圖 輸 入 第 三 節(jié)設(shè) 計(jì) 的 編 譯 與 仿 真 第 四 節(jié)ABEL 語(yǔ) 言 和 原 理 圖 混 合 輸 入 第 五 節(jié)ispDesignEXPERT System 中 VHDL 和Verilog 語(yǔ) 言 的 設(shè) 計(jì) 方 法 第 六 節(jié) 在 系 統(tǒng) 編 程 的 操 作 方 法 第 七 節(jié)ModelSim 的 使 用 方 法 附 錄 一ispDesignEXPERT System 上 機(jī) 實(shí) 習(xí) 題 附 錄 二ispDesignEXPERT System 文 件 后 綴 及 其 含 義
標(biāo)簽： ispDesignEXPERT System
上傳時(shí)間： 2015-12-03
上傳用戶(hù)：zuozuo1215
（1）利用多項(xiàng)式擬合的兩個(gè)模塊程序求解下題： 給出 x、y的觀測(cè)值列表如下： x 0 1 2 3 4 5 y 2.08 7.68 13.8 27.1 40.8 61.2 試?yán)枚味囗?xiàng)式y(tǒng)=a0+a1x+a2x2進(jìn)行曲線擬合。 （1）多項(xiàng)式擬合方法：假設(shè)我們收集到兩個(gè)相關(guān)變量x、y的n對(duì)觀測(cè)值列表： x x0 x1 x2 x3 x4 x5 y y0 y1 y2 y3 y4 y5 我們希望用m+1個(gè)基函數(shù)w0(x),w1(x),…,wm(x)的一個(gè)線形組合 y=a0w0(x)+a1w1(x)+…+amwm(x) 來(lái)近似的表達(dá)x、y間的函數(shù)關(guān)系，我們把幾對(duì)測(cè)量值分別代入上式中，就可以得到一個(gè)線形方程組： a0w0(x0)+a1w1(x0)+…+amwm(x0)=y0 a0w0(x1)+a1w1(x1)+…+amwm(x1)=y1 … … a0w0(xn)+a1w1(xn)+…+amwm(xn)=yn 只需要求出該線形方程組的最小二乘解，就能得到所構(gòu)造的的多項(xiàng)式的系數(shù)，從而解決問(wèn)題。
上傳時(shí)間： 2016-02-07
上傳用戶(hù)：爺?shù)臍赓|(zhì)
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