隨著現(xiàn)代工業(yè)的發(fā)展，人機(jī)接口在工業(yè)生產(chǎn)以及社會(huì)生活中發(fā)揮著越來越重要的作用，同時(shí)，人機(jī)接口的各項(xiàng)技術(shù)問題也日益凸現(xiàn)出來，越來越受到世界各國的關(guān)注。 本課題就基于便攜式儀表人機(jī)接口的設(shè)計(jì)開展研究。設(shè)計(jì)的關(guān)鍵步驟包括：人機(jī)接口的軟硬件設(shè)計(jì)、實(shí)驗(yàn)系統(tǒng)的搭建以及在一條天然氣管道上進(jìn)行管道檢測實(shí)驗(yàn)，驗(yàn)證人機(jī)接口的實(shí)用性。 論文中介紹了人機(jī)接口技術(shù)的發(fā)展過程與現(xiàn)狀、人機(jī)接口系統(tǒng)的軟硬件詳細(xì)設(shè)計(jì)。人機(jī)接口硬件包括：ARM處理器控制核心、通信接口電路、LCD顯示接口電路、USB接口儲(chǔ)存電路；軟件包括人機(jī)接口的底層軟件與應(yīng)用軟件。在實(shí)驗(yàn)過程中，首先獲取一段有裂紋的天然氣管道，接著使用自行設(shè)計(jì)的采樣模塊檢測磁場信號(hào)，通過串口將數(shù)據(jù)發(fā)送到人機(jī)接口平臺(tái)，人機(jī)接口平臺(tái)使用嵌入式Linux作為操作系統(tǒng)，使用Qt程序在LCD上顯示實(shí)時(shí)曲線。而后人機(jī)接口將數(shù)據(jù)存儲(chǔ)在閃盤中，同時(shí)使用一系列算法程序?qū)?shù)據(jù)進(jìn)行處理，最后利用檢測到的漏磁場法向分量HP（Y）的具有顯著特征的最大梯度值的位置來判斷裂紋的位置，再與實(shí)際的裂紋位置對(duì)比，得出可行性結(jié)論。經(jīng)過大量的實(shí)驗(yàn)，該系統(tǒng)可以很好的實(shí)現(xiàn)檢測目的，驗(yàn)證了人機(jī)接口的實(shí)用性。
標(biāo)簽： ARM 處理器 便攜式儀表 人機(jī)接口
上傳時(shí)間： 2013-06-28
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SoC(System On a Chip)又稱為片上系統(tǒng)，是指將微處理器、模擬IP核、數(shù)字IP核和存儲(chǔ)器（或片外存儲(chǔ)器接口）集成在單一芯片上。SoC產(chǎn)品不斷朝著體積小、功能強(qiáng)的方向發(fā)展，芯片內(nèi)部整合越來越多的功能。ARM架構(gòu)作為嵌入式系統(tǒng)流行的應(yīng)用，其應(yīng)用的擴(kuò)展面臨軟件擴(kuò)充的問題，而X86平臺(tái)上卻有很多軟件資源。若將已有的X86軟件移植到ARM平臺(tái)，則可以在一定程度上解決軟件擴(kuò)充的問題。 本論文針對(duì)X86指令在ARM中兼容的應(yīng)用，以智能手機(jī)的應(yīng)用為例，提出了基于ARM嵌入式平臺(tái)，使用X86指令到ARM指令的二進(jìn)制翻譯模塊，達(dá)到對(duì)X86指令的兼容。主要研究ARM公司的片上總線系統(tǒng)——AMBA AHB和AMBA APB片上總線標(biāo)準(zhǔn)。對(duì)Multi-layer總線結(jié)構(gòu)進(jìn)行研究，分析了Multi-layer AHB系統(tǒng)中使用的Bus Matrix模塊的結(jié)構(gòu)，從Bus Matrix模塊的內(nèi)部矩陣結(jié)構(gòu)和系統(tǒng)架構(gòu)兩方面針對(duì)系統(tǒng)的特點(diǎn)作出優(yōu)化。 最后介紹了論文采用的事物級(jí)模型與Verilog HDL協(xié)同仿真的方法和系統(tǒng)的控制過程，通過仿真結(jié)果的比較，驗(yàn)證了利用二進(jìn)制翻譯模塊實(shí)現(xiàn)X86指令執(zhí)行的可行性和優(yōu)化后的架構(gòu)較適合于X86翻譯系統(tǒng)的應(yīng)用。
上傳時(shí)間： 2013-06-28
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本文以“機(jī)車車輛輪對(duì)動(dòng)態(tài)檢測裝置”為研究背景，以改進(jìn)提升裝置性能為目標(biāo)，研究在Altera公司的FPGA(Field Programmable Gate Array)芯片Cyclone上實(shí)現(xiàn)圖像采集控制、圖像處理算法、JPEG(Joint Photographic Expert Group)壓縮編碼標(biāo)準(zhǔn)的基本系統(tǒng)。本文使用硬件描述語言Verilog，以RedLogic的RVDK開發(fā)板作為硬件平臺(tái)，在開發(fā)工具OUARTUS2 6.0和MODELSIM SE 6.1B環(huán)境中完成軟核的設(shè)計(jì)與仿真驗(yàn)證。 數(shù)據(jù)采集部分完成的功能是將由模擬攝像機(jī)拍攝到的圖像信號(hào)進(jìn)行數(shù)字化，然后從數(shù)據(jù)流中提取有效數(shù)據(jù)，加以適當(dāng)裁剪，最后將奇偶場圖像數(shù)據(jù)合并成幀，存儲(chǔ)到存儲(chǔ)器中。數(shù)字化及碼流產(chǎn)生的功能由SAA7113芯片完成，由FPGA對(duì)SAA7113芯片初始化設(shè)置、控制，并對(duì)數(shù)字化后的數(shù)據(jù)進(jìn)行操作。 圖像處理算法部分考慮到實(shí)時(shí)性與算法復(fù)雜度等因素，從裝置的圖像處理流程中有選擇性地實(shí)現(xiàn)了直方圖均衡化、中值濾波與邊緣檢測三種圖像處理算法。 壓縮編碼部分依據(jù)JPEG標(biāo)準(zhǔn)基本系統(tǒng)順序編碼模式，在FPGA上實(shí)現(xiàn)了DCT(Discrete Cosine Transform)變換、量化、Zig-Zag掃描、直流系數(shù)DPCM(Differential Pulse Code Modulation)編碼、交流系數(shù)RLC(Run Length code)編碼、霍夫曼編碼等主要步驟，最后用實(shí)際的圖像數(shù)據(jù)塊對(duì)系統(tǒng)進(jìn)行了驗(yàn)證。
上傳時(shí)間： 2013-04-24
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可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出)，電壓之間的轉(zhuǎn)換，對(duì)外圍芯片的驅(qū)動(dòng)，完成對(duì)芯片的測試功能以及對(duì)芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號(hào)寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測試設(shè)計(jì)的要求。 4.對(duì)于端口電路來講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。
上傳時(shí)間： 2013-06-03
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人民郵電出版社一書的配套光盤,包含書上所有原代碼,特別是狀態(tài)機(jī)部分,值得學(xué)習(xí)
上傳時(shí)間： 2013-05-30
上傳用戶：鳳臨西北
· 內(nèi)容提要 本書的鮮明特色在于幫助讀者全面、正確地理解Verilog硬件描述語言的綜合。本書以電路綜合為目標(biāo)，針對(duì)各種語言結(jié)構(gòu)逐一討論了其可綜合性、仿真與綜合時(shí)的語義差別以及相關(guān)的各種相關(guān)的各種用法，給出了大量示例，對(duì)各種似是而非的用法作了對(duì)比，指出了其語義差別和所綜合出的電路在功能上的差異。本書的另一特色在于詳細(xì)介紹了設(shè)計(jì)模型的優(yōu)化技術(shù)和驗(yàn)證技術(shù)。本書內(nèi)容全面、深
標(biāo)簽： nbsp Verilog HDL 實(shí)用教程
上傳時(shí)間： 2013-07-01
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FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測試可用
上傳時(shí)間： 2013-08-22
上傳用戶：longlong12345678
本文簡單討論并總結(jié)了VHDL、Verilog，System verilog 這三中語言的各自特點(diǎn)和區(qū)別As the number of enhancements to variousHardware Description Languages (HDLs) hasincreased over the past year, so too has the complexityof determining which language is best fora particular design. Many designers and organizationsare contemplating whether they shouldswitch from one HDL to another.
標(biāo)簽： Verilog verilog System VHDL
上傳時(shí)間： 2013-10-16
上傳用戶：牛布牛
本文簡單探討了verilog HDL設(shè)計(jì)中的可綜合性問題，適合HDL初學(xué)者閱讀 用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 電路要分配到不同的進(jìn)程中。 不要使用枚舉類型的屬性。 Integer應(yīng)加范圍限制。 通常的可綜合代碼應(yīng)該是同步設(shè)計(jì)。 避免門級(jí)描述，除非在關(guān)鍵路徑中。
標(biāo)簽： HDL 綜合設(shè)計(jì)
上傳時(shí)間： 2013-10-21
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X電容和Y電容的使用及注意方法
上傳時(shí)間： 2013-11-22
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