內(nèi)容為DEV C++物件導(dǎo)向程式設(shè)計(jì)的PPT,說(shuō)明淺顯易懂,希望對(duì)各位有所幫助
標(biāo)簽： DEV 程式
上傳時(shí)間： 2014-08-09
上傳用戶：qunquan
verilog除頻器可用於編碼段運(yùn)用可以穩(wěn)定電路設(shè)計(jì)
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-26
上傳用戶：372825274
05_SystemC語(yǔ)言概論_上155300.pdf
標(biāo)簽： SystemC 155300 05
上傳時(shí)間： 2016-08-23
上傳用戶：離殤
這個(gè)文件中使用verilog hdl簡(jiǎn)單的利用基本運(yùn)算實(shí)現(xiàn)了微型的cpu設(shè)計(jì)開發(fā)過(guò)程
標(biāo)簽： verilog hdl cpu 運(yùn)算
上傳時(shí)間： 2016-08-24
上傳用戶：hgy9473
這是一本關(guān)于verilog編程語(yǔ)言的教程,對(duì)學(xué)習(xí)verilog語(yǔ)言有幫助
標(biāo)簽： verilog 編程語(yǔ)言 教程 語(yǔ)言
上傳時(shí)間： 2016-09-05
上傳用戶：cc1915
DDS發(fā)生器NIOS .c文件,在NIOSII中可以配合Verilog代碼生成的自定義外設(shè)產(chǎn)生DDS信號(hào)
標(biāo)簽： DDS Verilog NIOSII NIOS
上傳時(shí)間： 2013-12-28
上傳用戶：yzhl1988
用VERILOG語(yǔ)言編寫的電子琴程序.用GW48教學(xué)實(shí)驗(yàn)箱仿真的
標(biāo)簽： VERILOG GW 48 語(yǔ)言
上傳時(shí)間： 2016-09-24
上傳用戶：梧桐
用VERILOG語(yǔ)言編寫的電子鐘程序.是用GW48教學(xué)實(shí)驗(yàn)箱仿真
上傳用戶：gaojiao1999
可以直接下載到芯片用的帶有FIFO的完全UART程序，vhdl語(yǔ)言編寫。
標(biāo)簽： FIFO UART 芯片
上傳時(shí)間： 2016-09-28
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用verilog語(yǔ)言編寫的4位算術(shù)邏輯單元ALU,功能參考74181，包含.v文件以及測(cè)試用.vwf文件
標(biāo)簽： verilog 74181 ALU 語(yǔ)言
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