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用VERILOG HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼，是一個(gè)通用的程序
標(biāo)簽： VERILOG HDL 頻率 分頻器
上傳時(shí)間： 2014-01-07
上傳用戶：alan-ee
使用VHDL編程的異步FIFO程序 經(jīng)調(diào)試可運(yùn)行
標(biāo)簽： VHDL FIFO 編程 程序
上傳時(shí)間： 2016-10-07
上傳用戶：498732662
基於Web的通用型題庫(kù)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),online exam design
標(biāo)簽： online design exam Web
上傳時(shí)間： 2013-12-22
上傳用戶：xiaoxiang
此程序?yàn)閂erilog控制ADC的全部程序，已檢驗(yàn)可以應(yīng)用
標(biāo)簽： Verilog ADC 程序 控制
上傳時(shí)間： 2016-10-08
上傳用戶：小眼睛LSL
Verilog語(yǔ)言編寫(xiě)的電話計(jì)費(fèi)系統(tǒng)，這只是源代碼，需要在quartusII等軟件下運(yùn)用
標(biāo)簽： Verilog 語(yǔ)言 編寫(xiě) 電話
上傳時(shí)間： 2014-01-10
上傳用戶：manking0408
用c語(yǔ)言，在linux上create 1000個(gè)thread去ping某一臺(tái)主機(jī)。
標(biāo)簽：
上傳時(shí)間： 2014-01-13
上傳用戶：450976175
這本書(shū)是多年來(lái)我對(duì)專業(yè)程式員所做的C++ 教學(xué)課程下的一個(gè)自然產(chǎn)物。我發(fā)現(xiàn)，大部份學(xué)生在一個(gè)星期的密集訓(xùn)練之後，即可適應(yīng)這個(gè)語(yǔ)言的基本架構(gòu)，但要他們「將這些基礎(chǔ)架構(gòu)以有效的方式組合運(yùn)用」，我實(shí)在不感樂(lè)觀。於是我開(kāi)始嘗試組織出一些簡(jiǎn)短、明確、容易記憶的準(zhǔn)則，做為C++ 高實(shí)效性程式開(kāi)發(fā)過(guò)程之用。那都是經(jīng)驗(yàn)豐富的C++ 程式員幾乎總是會(huì)奉行或幾乎肯定要避免的一些事情。structures of computer science.
標(biāo)簽： 程式
上傳時(shí)間： 2016-10-13
上傳用戶：362279997
Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖動(dòng)的可以參考.
標(biāo)簽： Clock_Dithering_Verilog u_dither Verilog Clock
上傳時(shí)間： 2013-12-09
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verilog 比較基礎(chǔ)的教程 呵呵 新手學(xué)習(xí)學(xué)習(xí)啊 大家有資料工鄉(xiāng)
標(biāo)簽： verilog 比較 教程 家
上傳時(shí)間： 2014-01-24
上傳用戶：royzhangsz
用VHDL語(yǔ)言編寫(xiě)的實(shí)現(xiàn)FIFO的設(shè)計(jì)，經(jīng)編譯下載成功
標(biāo)簽： VHDL FIFO 語(yǔ)言 編寫(xiě)
上傳時(shí)間： 2016-10-19
上傳用戶：陽(yáng)光少年2016
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