Arbiter.v verilog實現 三路請求，使用循環策略的仲裁器 含有看門狗電路
標簽： Arbiter verilog
上傳時間： 2013-12-10
上傳用戶：qlpqlq
verilog 實現 優化的16位比較器 可以輸出大于，小于，等于。模塊化設計，可擴展為32位
標簽： verilog 比較器 輸出
上傳時間： 2015-05-16
上傳用戶：dongbaobao
很好的VERILOG入門教程!個人感覺比Philip Moorby那本容易看懂
標簽： VERILOG Philip Moorby 入門教程
上傳時間： 2015-05-17
上傳用戶：zsjzc
關于序列發生器的verilog. 希望能幫大家。
標簽： verilog 序列 發生器 家
上傳時間： 2013-12-28
上傳用戶：colinal
CRC循環校驗碼的VERILOG源文件，在MODELSIM下的一個工程。
標簽： VERILOG CRC 循環 校驗碼
上傳時間： 2015-05-20
上傳用戶：woshiayin
奇偶校驗碼的VERILOG源碼，為MODELSIM下的一個工程。有測試文件。
標簽： VERILOG 奇偶校驗碼 源碼
上傳時間： 2014-01-22
上傳用戶：稀世之寶039
各種基本單元的verilog模塊.對初學者很有幫助的.
標簽： verilog 模塊 初學者
上傳時間： 2014-08-12
上傳用戶：變形金剛
中文版Verilog HDL簡明教程 第1章 簡介 第2章 HDL指南 第3章 Verilog語言要素 第4章 表 達 式 第5章 門電平模型化
標簽： Verilog HDL 簡明教程 電平
上傳時間： 2015-05-22
上傳用戶：無聊來刷下
用Verilog HDL 語言編寫的播放梁祝的程序
標簽： Verilog HDL 語言 編寫
上傳時間： 2015-05-24
上傳用戶：zuozuo1215
基于地址總線接口的四倍頻編碼器信號接口的 FPGA實現 Verilog HDL的
標簽： Verilog FPGA HDL 接口
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