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Verilog HDL代碼書(shū)寫規(guī)(guī)范

Verilog hdl語(yǔ)言常用加法器設(shè)計(jì)

Verilog hdl語(yǔ)言常用加法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真

標(biāo)簽： Verilog hdl 語(yǔ)言加法器

上傳時(shí)間： 2013-12-24

上傳用戶：lizhizheng88
Verilog hdl語(yǔ)言伽羅華域GF（q）乘法器設(shè)計(jì)

Verilog hdl語(yǔ)言伽羅華域GF（q）乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真

標(biāo)簽： Verilog hdl 語(yǔ)言乘法器設(shè)計(jì)

上傳時(shí)間： 2013-12-27

上傳用戶：ls530720646
Verilog hdl語(yǔ)言的常用除法器設(shè)計(jì)

Verilog hdl語(yǔ)言的常用除法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真

標(biāo)簽： Verilog hdl 語(yǔ)言除法器

上傳時(shí)間： 2013-12-17

上傳用戶：Zxcvbnm
Verilog HDL編寫的4條指令CPU

Verilog HDL編寫的4條指令CPU

標(biāo)簽： Verilog HDL CPU 編寫

上傳時(shí)間： 2014-01-27

上傳用戶：Ants
《Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書(shū)中的光盤源文件

《Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書(shū)中的光盤源文件

標(biāo)簽： Verilog-HDL 實(shí)踐光盤應(yīng)用系統(tǒng)

上傳時(shí)間： 2014-07-03

上傳用戶：趙云興
用Verilog HDL / VHDL實(shí)現(xiàn)的數(shù)字頻率計(jì)（完整實(shí)驗(yàn)報(bào)告）

用Verilog HDL / VHDL實(shí)現(xiàn)的數(shù)字頻率計(jì)（完整實(shí)驗(yàn)報(bào)告）

標(biāo)簽： Verilog VHDL HDL 數(shù)字頻率計(jì)

上傳時(shí)間： 2014-01-22

上傳用戶：dapangxie
Windows CE6.0 SMDK6400 匯編啟動(dòng)代碼

Windows CE6.0 SMDK6400 匯編啟動(dòng)代碼

標(biāo)簽： Windows 6400 SMDK 6.0

上傳時(shí)間： 2017-01-08

上傳用戶：sevenbestfei
SMDK6400_WinCE_CS8900A 源代碼

SMDK6400_WinCE_CS8900A 源代碼

標(biāo)簽： WinCE_CS SMDK 6400 8900

上傳時(shí)間： 2017-01-08

上傳用戶：wanqunsheng
SMDK6400_WinCE_Nand 驅(qū)動(dòng)源代碼

SMDK6400_WinCE_Nand 驅(qū)動(dòng)源代碼

標(biāo)簽： WinCE_Nand SMDK 6400 驅(qū)動(dòng)

上傳時(shí)間： 2014-08-01

上傳用戶：dreamboy36
verilog hdl教程135例-verilog源碼

verilog hdl教程135例-verilog源碼

標(biāo)簽： verilog hdl 135 教程

上傳時(shí)間： 2014-08-08

上傳用戶：Yukiseop