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Verilog HDL代碼書寫規范

基本運算邏輯和它們的Verilog HDL模型

基本運算邏輯和它們的Verilog HDL模型

標簽： Verilog HDL 運算模型

上傳時間： 2015-09-17

上傳用戶：qw12
原創VERILOG HDL 實現CACHE的操作

原創VERILOG HDL 實現CACHE的操作，有需要請下載

標簽： VERILOG CACHE HDL 操作

上傳時間： 2015-09-20

上傳用戶：181992417
verilog hdl編寫,六段流水線CPU.程序完整

verilog hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫

標簽： verilog hdl CPU 編寫

上傳時間： 2013-12-10

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Verilog 程序例子王金明：《Verilog HDL程序設計教程》程序例子

Verilog 程序例子王金明：《Verilog HDL程序設計教程》程序例子，帶說明。

標簽： Verilog HDL 程序教程

上傳時間： 2014-01-08

上傳用戶：star_in_rain
aes算法的verilog hdl實現

aes算法的verilog hdl實現，供給大家作為參考。

標簽： verilog aes hdl 算法

上傳時間： 2013-12-18

上傳用戶：gundan
verilog HDL picoblaze07.3.20

verilog HDL picoblaze07.3.20

標簽： picoblaze verilog HDL 07

上傳時間： 2015-09-26

上傳用戶：zyt
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219數碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現了《電子線路設計&

基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219數碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現了《電子線路設計• 測試• 實驗》課程中多功能數字鐘實驗所要求的所有功能和其它一些擴展功能。包括：基本功能——以數字形式顯示時、分、秒的時間，小時計數器為同步24進制，可手動校時、校分；擴展功能——仿廣播電臺正點報時，任意時刻鬧鐘（選做），自動報整點時數（選做）；其它擴展功能——顯示年月日（能處理大月小月，可手動任意設置年月日），秒表（包括開始、暫停和清零）。

標簽： Cyclone Verilog Altera 144C

上傳時間： 2015-09-27

上傳用戶：1051290259
verilog hdl教程135例

verilog hdl教程135例，例子很好，對新學的很有幫助

標簽： verilog hdl 135 教程

上傳時間： 2015-09-30

上傳用戶：moshushi0009
viterbi decoder , use verilog HDL language.

viterbi decoder , use verilog HDL language.

標簽： language viterbi decoder verilog

上傳時間： 2015-10-06

上傳用戶：lili123
HT829AE 最新的源代碼, 本程式為 USB to RS232

HT829AE 最新的源代碼, 本程式為 USB to RS232

標簽： 829 232 USB HT

上傳時間： 2013-12-24

上傳用戶：遠遠ssad

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