基本運(yùn)算邏輯和它們的Verilog HDL模型
標(biāo)簽： Verilog HDL 運(yùn)算 模型
上傳時(shí)間： 2015-09-17
上傳用戶(hù)：qw12
原創(chuàng)VERILOG HDL 實(shí)現(xiàn)CACHE的操作，有需要請(qǐng)下載
標(biāo)簽： VERILOG CACHE HDL 操作
上傳時(shí)間： 2015-09-20
上傳用戶(hù)：181992417
verilog hdl編寫(xiě),六段流水線(xiàn)CPU.程序完整，功能強(qiáng)驚。分為多模塊編寫(xiě)
標(biāo)簽： verilog hdl CPU 編寫(xiě)
上傳時(shí)間： 2013-12-10
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Verilog 程序例子 王金明：《Verilog HDL程序設(shè)計(jì)教程》程序例子，帶說(shuō)明。
標(biāo)簽： Verilog HDL 程序 教程
上傳時(shí)間： 2014-01-08
上傳用戶(hù)：star_in_rain
aes算法的verilog hdl實(shí)現(xiàn)，供給大家作為參考 。
標(biāo)簽： verilog aes hdl 算法
上傳時(shí)間： 2013-12-18
上傳用戶(hù)：gundan
verilog HDL picoblaze07.3.20
標(biāo)簽： picoblaze verilog HDL 07
上傳時(shí)間： 2015-09-26
上傳用戶(hù)：zyt
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤(pán)、TDA2822功放芯片及揚(yáng)聲器等實(shí)現(xiàn)了《電子線(xiàn)路設(shè)計(jì)• 測(cè)試• 實(shí)驗(yàn)》課程中多功能數(shù)字鐘實(shí)驗(yàn)所要求的所有功能和其它一些擴(kuò)展功能。包括：基本功能——以數(shù)字形式顯示時(shí)、分、秒的時(shí)間，小時(shí)計(jì)數(shù)器為同步24進(jìn)制，可手動(dòng)校時(shí)、校分；擴(kuò)展功能——仿廣播電臺(tái)正點(diǎn)報(bào)時(shí)，任意時(shí)刻鬧鐘（選做），自動(dòng)報(bào)整點(diǎn)時(shí)數(shù)（選做）；其它擴(kuò)展功能——顯示年月日（能處理大月小月，可手動(dòng)任意設(shè)置年月日），秒表（包括開(kāi)始、暫停和清零）。
標(biāo)簽： Cyclone Verilog Altera 144C
上傳時(shí)間： 2015-09-27
上傳用戶(hù)：1051290259
verilog hdl教程135例，例子很好，對(duì)新學(xué)的很有幫助
標(biāo)簽： verilog hdl 135 教程
上傳時(shí)間： 2015-09-30
上傳用戶(hù)：moshushi0009
viterbi decoder , use verilog HDL language.
標(biāo)簽： language viterbi decoder verilog
上傳時(shí)間： 2015-10-06
上傳用戶(hù)：lili123
HT829AE 最新的源代碼, 本程式為 USB to RS232
標(biāo)簽： 829 232 USB HT
上傳時(shí)間： 2013-12-24
上傳用戶(hù)：遠(yuǎn)遠(yuǎn)ssad
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