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Verilpg-HDL

硬件描述語言,verilog HDL,實現了解碼器的設計

硬件描述語言,verilog HDL,實現了解碼器的設計

標簽： verilog HDL 硬件描述語言解碼器

上傳時間： 2013-12-22

上傳用戶：sclyutian
Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產生。

Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產生。

標簽： Verilog HDL 語言編寫

上傳時間： 2015-07-18

上傳用戶：yulg
Verilog HDL編寫的串并轉換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。

Verilog HDL編寫的串并轉換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。

標簽： Verilog Modsim iout HDL

上傳時間： 2014-01-15

上傳用戶：lanwei
本原碼是基于Verilog HDL語言的FPGA原程序

本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。

標簽： Verilog FPGA HDL 語言

上傳時間： 2015-08-04

上傳用戶：15071087253
本原碼是基于Verilog HDL語言編寫的

本原碼是基于Verilog HDL語言編寫的，實現了SPI接口設計，可以應用于FPGA,實現SPI協議的接口設計.在MAXII編譯成功,用Modelsim SE 6仿真成功.

標簽： Verilog HDL 語言編寫

上傳時間： 2015-08-04

上傳用戶：mikesering
本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.

本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.

標簽： verilog 加法器 HDL 進位

上傳時間： 2013-12-17

上傳用戶：ynwbosss
verilog HDL原碼一種簡單的同步FIFO原碼

verilog HDL原碼一種簡單的同步FIFO原碼，可以被綜合

標簽： verilog FIFO HDL

上傳時間： 2013-12-28

上傳用戶：qwe1234
HDL Synthesizer and Optimizer Modeling Style Guide

HDL Synthesizer and Optimizer Modeling Style Guide

標簽： Synthesizer Optimizer Modeling Guide

上傳時間： 2013-12-30

上傳用戶：ippler8
用veilog HDL編的七段譯碼顯示電路。自己做的第一個此類程序

用veilog HDL編的七段譯碼顯示電路。自己做的第一個此類程序，編譯仿真通過，感覺不錯

標簽： veilog HDL 譯碼顯示電路

上傳時間： 2014-01-25

上傳用戶：gououo
advanced digital design with the verilog hdl

advanced digital design with the verilog hdl

標簽： advanced digital verilog design

上傳時間： 2013-12-15

上傳用戶：爺的氣質