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Verilpg-HDL

  • Guide to HDL Coding Styles for Synthesis

    這篇文章討論了不同HDL代碼的編寫方式，對綜合結(jié)果的影響。閱讀本文對深入了解綜合工具和提高HDL的編寫水平有不少幫助，原文時(shí)針對Synopsys的綜合軟件論述的，但對所有綜合軟件，都有普遍的借鑒意義  

    標(biāo)簽： Synthesis Coding Styles Guide

    上傳時(shí)間： 2014-12-23

    上傳用戶：huql11633

  • HDL的可綜合設(shè)計(jì)簡介

    本文簡單探討了verilog HDL設(shè)計(jì)中的可綜合性問題，適合HDL初學(xué)者閱讀   　　用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 　　電路要分配到不同的進(jìn)程中。 　　不要使用枚舉類型的屬性。 　　Integer應(yīng)加范圍限制。 　　 通常的可綜合代碼應(yīng)該是同步設(shè)計(jì)。 　　避免門級描述，除非在關(guān)鍵路徑中。

    標(biāo)簽： HDL 綜合設(shè)計(jì)

    上傳時(shí)間： 2013-10-21

    上傳用戶：smallfish

  • Verilog HDL的基本知識--周立功Actel產(chǎn)品線

    概述:數(shù)字通信和自動化控制等領(lǐng)域的高速度發(fā)展和世界范圍的高技術(shù)競爭對數(shù)字系統(tǒng)提出了越來越高的要求，特別是需要設(shè)計(jì)具有實(shí)時(shí)信號處理能力的專用集成電路，要求把包括多個CPU內(nèi)核在內(nèi)的整個電子系統(tǒng)綜合到一個芯片(SOC)上。集成電路制造工藝的發(fā)展；知識產(chǎn)權(quán)核(IP)的重復(fù)利用；硬件描述語言(HDL)的大規(guī)模使用；

    標(biāo)簽： Verilog Actel HDL 基本知識

    上傳時(shí)間： 2013-10-28

    上傳用戶：pol123

  • Verilog HDL入門的教材

    本書是介紹Verilog HDL入門的教材，希望對各位朋友有用

    標(biāo)簽： Verilog HDL 教材

    上傳時(shí)間： 2014-01-07

    上傳用戶：xiaozhiqban

  • Verilog HDL黑金資料

    Verilog HDL 黑金資料

    標(biāo)簽： Verilog HDL

    上傳時(shí)間： 2013-11-04

    上傳用戶：上善若水

  • HDL課設(shè)

    基于可變時(shí)的HDL交通燈設(shè)計(jì)

    標(biāo)簽： HDL

    上傳時(shí)間： 2013-10-16

    上傳用戶：小鵬

  • Verilog HDL 華為入門教程

    Verilog HDL 華為入門教程

    標(biāo)簽： Verilog HDL 華為 入門教程

    上傳時(shí)間： 2013-10-10

    上傳用戶：Amygdala

  • Verilog HDL程序設(shè)計(jì)教程

    Verilog HDL程序設(shè)計(jì)教程

    標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

    上傳時(shí)間： 2013-11-22

    上傳用戶：wuchunwu

  • Verilog HDL實(shí)現(xiàn)I2C功能

    用Verilog HDL實(shí)現(xiàn)I2C總線功能

    標(biāo)簽： Verilog HDL I2C

    上傳時(shí)間： 2013-11-07

    上傳用戶：源弋弋

  • 硬件描述語言HDL的現(xiàn)狀與發(fā)展

    硬件描述語言HDL的現(xiàn)狀與發(fā)展

    標(biāo)簽： HDL 硬件描述語言 發(fā)展

    上傳時(shí)間： 2013-10-14

    上傳用戶：SimonQQ

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