當今的船用導航雷達具有數字化、多功能、高性能、多接口、網絡化。同時要求具有高可靠性、高集成度、低成本，信號處理單元的小型化，產品更新周期短。要同時滿足上述需求，高集成度的器件應用是必須的。同時開發周期要短，需求軟件的可移植性要強，并且是模塊化設計，現場可編程門陣列器件(FPGA)已經成為設計首選。 現場可編程門陣列是基于通過可編程互聯連接的可配置邏輯塊(CLB)矩陣的可編程半導體器件。與為特殊設計而定制的專用集成電路(asic)相對，FPGA可以針對所需的應用或功能要求進行編程。雖然具有一次性可編程(OTP)FPGA，但是主要是基于SRAM的，其可隨著設計的演化進行重編程。CLB是FPGA內的基本邏輯單元。實際數量和特性會依器件的不同而不同，但是每個CLB都包含一個由4或6個輸入、一些選型電路(多路復用器等)和觸發器組成的可配置開關矩陣。開關矩陣是高度靈活的，可以進行配置以便處理組合邏輯、移位寄存器或RAM。當今的FPGA已經遠遠超出了先前版本的基本性能，并且整合了常用功能(如RAM、時鐘管理和：DSP)的硬(asic型)塊。由于具有可編程特性，所以FPGA是眾多市場的理想之選。它高集成度，以及用于設計的強大軟件平臺、IP核、在線升級可滿足需求。 本文介紹了基于FPGA實現船用導航雷達數字信號處理的設計，這是一個具體的、已經完成并進行小批量生產的產品，對指導實踐具有一定意義。
上傳時間： 2013-04-24
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隨著各種通信系統數量的日益增多，為了充分地利用有限的頻譜資源，高頻譜利用率的調制技術不斷被應用。偏移正交相移鍵控(OQPSK: Offset QuadraturePhase Shift Keying)是一種恒包絡調制技術，具有較高的頻譜利用率和功率利用率，廣泛應用于衛星通信系統和地面移動通信系統。因此，對于OQPSK全數字解調技術的研究具有一定的理論價值。 本文以軟件無線電和全數字解調的相關理論為指導，成功設計并實現了基于FPGA的OQPSK全數字解調。論文介紹了OQPSK全數字接收解調原理和基于軟件無線電設計思想的全數字接收機的基本結構，詳細闡述了當今OQPSK數字解調中載波頻率同步、載波相位同步、時鐘同步和數據幀同步的一些常用算法，并選擇了相應算法構建了三種系統級的實現方案。通過MATLAB對解調方案的仿真和性能分析，確定了FPGA中的系統實現方案。在此基礎上，本文采用VerilogHDL硬件描述語言在Altera公司的Quartus II開發平臺上設計了同步解調系統中的各個模塊，還對各模塊和整個系統在ModelSim中進行了時序仿真驗證，并對設計中出現的問題進行了修正。最后，經過FPGA調試工具嵌入式邏輯分析儀SignalTapⅡ的硬件實際測試，本文對系統方案進行了最終的改進與調整。 實際測試結果表明，本文的設計最終能夠達到了預期的指標和要求。本課題設計經過時序和資源優化后還可以向asic和系統級SOC轉化，以進一步縮小系統體積、降低成本和提高電路的可靠性，因此具有良好的實際應用價值。
上傳時間： 2013-07-14
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海信HDP2968CH彩電電路圖海信HDP2968CH彩色電視機電路圖，海信HDP2968CH彩電圖紙，海信HDP2968CH原理圖
上傳時間： 2013-05-21
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軟件具有極高的性能，有助于大幅提高工作效率，必將成為設計人員在 FPGA 或 asic 硬件中實現 DSP 功能時的首選技術
上傳時間： 2013-06-17
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對于CPLD、FPGA和HardCopy? asic設計，Quartus? II軟件10.1是業界性能和效能首屈一指的軟件，現在可以下載。這一最新版軟件引入了Qsys，它是功能強大的系統集成新工具。在Quartus II訂購版軟件10.1中以beta版的形式提供Qsys，它提高了系統開發速度，支持設計重用，從而縮短了FPGA設計過程，減輕了工作量。
上傳時間： 2013-06-10
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軟件具有極高的性能，有助于大幅提高工作效率，必將成為設計人員在 FPGA 或 asic 硬件中實現 DSP 功能時的首選技術
標簽： Synplicity 20
上傳時間： 2013-07-07
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Mentor Graphics HDL Designer 工具套件，為客戶帶來生產力更高的設計輸入、分析與管理功能，包括更強大的聯機資料表格，無論設計復雜性如何，都能迅速建立高品質且結構良好的硬件描述語言。HDL Designer Series可協助工程師迅速輸入和分析復雜的asic、FPGA和系統單芯片設計，讓客戶新產品于更短時間內上
標簽： Designer 2010.2 Series HDL
上傳時間： 2013-08-05
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現場可編程門陣列(FPGA)是一種可實現多層次邏輯器件?；赟RAM的FPGA結構由邏輯單元陣列來實現所需要的邏輯函數。FPGA中，互連線資源是預先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實現的，所以相對于asic中互連線所占用的面積更大。為了節省芯片面積，一般都采用單個MOS晶體管來連接邏輯資源。MOS晶體管的導通電阻可以達到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結果，但是基于此模型需要花費太多的時間。這在基于時序驅動的工藝映射和布局布線以及靜態時序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關盒都是由MOS管組成的。FPGA中的時延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導通電阻來代替MOS管，然后用。Elmore[3]時延和Rubinstein[4]時延模型估算互連時延。Elmore時延用電路的一階矩來近似信號到達最大值50％時的時延，而Rubinstein也是通過計算電路的一階矩估算時延的上下邊界來估算電路的時延，然而他們都是用來計算RC互連時延。傳輸管是非線性器件，所以沒有一個固定的電阻，這就造成了Elmore時延和Rubinstein時延模型的過于近似的估算，對整體評估FPGA的性能帶來負面因素。 本論文提出快速而精確的現場可編程門陣列FPGA中的互連資源MOS傳輸管時延模型。首先從階躍信號推導出適合50％時延的等效電阻模型，然后在斜坡輸入的時候，給出斜坡輸入時的時延模型，并且給出等效電容的計算方法。結果驗證了我們精確的時延模型在時間上的開銷少的性能。 在島型FPGA中，單個傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨作為輸入或者輸出管腳，以致于它們不是一個線網的起點就是線網的終點。而這恰恰忽略了管腳實際在物理上可以作為互連線來使用的情況(VPR認為dogleg現象本身對性能提高不多)。本論文通過對dogleg現象進行了探索，并驗證了在使用SUBSET開關盒的情況下，dogleg能提高FPGA的布通率。
上傳時間： 2013-07-24
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現場可編程門陣列(FPGA)能夠減少電子系統的開發風險和開發成本，縮短上市時間，降低維護升級成本，故廣泛地應用在電子系統中。最新的FPGA都采用了層次化的布線資源結構，與以前的結構發生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開發適用于這種層次化的FPGA結構并提高布線資源有效利用率的布線算法。同時由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時序問題。 本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結構描述方法，對FPGA功耗模型和時序模型進行了研究，實現了考慮FPGA功耗、布線資源利用率的布線算法。 在FPGA結構描述方面，本文在分析現代商用FPGA層次化結構及學術上對FPGA描述方法的基礎上，提出一種基于Tile的FPGA結構描述。由于基本Tile的重復性，采用該方法可以簡化FPGA結構的描述，同時由于該方法是以硬件結構為根據，為FPGA軟硬件提供了簡單而靈活的接口，該方法在原型系統中測試證明是正確的。 在FPGA功耗模型方面，本文研究了asic中關于電路功耗計算的基本方法，并將其應用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動態功耗模型和靜態功耗模型。動態功耗的計算采用基于節點狀態轉換率的開關級動態功耗計算和邏輯塊宏模型，靜態功耗則采用基于公式計算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達式計算模型。這些功耗模型將運用到我們后面的功耗計算和基于功耗驅動的布線算法中。 在FPGA布線算法研究和實現方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結構轉變為FPGA布線程序可識別的布線資源圖的方法，并將基本的搜索算法運用的FPGA布線資源圖上，實現FPGA的基于布通率的布線算法。在此基礎上，借鑒了FPGA時序分析方法，將時序分析作為布線算法的一子模塊，對基于時序的布線算法進行了研究；同時采用了FPGA功耗模型，在布線算法實現中考慮了動態功耗的問題。最后在布線算法中實現兩種啟發式策略以提高可布線資源有效利用率。
上傳時間： 2013-04-24
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FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件，FPGA的出現使得asic(Application Specific Integrated Circuits)產品的上市周期大大縮短，并且節省了大量的開發成本。目前FPGA的功能越來越強大，滿足了目前集成電路發展的新需求，但是其結構同益復雜，規模也越來越大，內部資源的種類也R益豐富，但同時也給測試帶來了困難，FPGA的發展對測試的要求越來越高，對FPGA測試的研究也就顯得異常重要。 本文的主要工作是提出一種開關盒布線資源的可測性設計，通過在FPGA內部加入一條移位寄存器鏈對開關盒進行配置編程，使得開關盒布線資源測試時間和測試成本減少了99％以上，而且所增加的芯片面積僅僅在5％左右，增加的邏輯資源對FPGA芯片的使用不會造成任何影響，這種方案采用了小規模電路進行了驗證，取得了很好的結果，是一種可行的測試方案。 本文的另一工作是采用一種FPGA邏輯資源的測試算法對自主研發的FPGA芯片FDP250K的邏輯資源進行了嚴格、充分的測試，從FPGA最小的邏輯單元LC開始，首先得到一個LC的測試配置，再結合SLICE內部兩個LC的連接關系得到一個SLICE邏輯單元的4種測試配置，并且采用陣列化的測試方案，同時測試芯片內部所有的邏輯單元，使得FPGA內部的邏輯資源得完全充分的測試，測試的故障覆蓋率可達100％，測試配置由配套編程工具產生，測試取得了完滿的結果。
上傳時間： 2013-06-29
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