頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域，目前，常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(dDS)等。其中dDS是一種新的頻率合成方法，是頻率合成的一次革命。全數(shù)字化的dDS技術(shù)由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點(diǎn)而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。隨著數(shù)字集成電路、微電子技術(shù)和EDA技術(shù)的深入研究，dDS技術(shù)得到了飛速的發(fā)展。 dDS是把一系列數(shù)字量化形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個(gè)典型的dDS系統(tǒng)應(yīng)包括以下三個(gè)部分：相位累加器可以時(shí)鐘的控制下完成相位的累加；相位一幅度碼轉(zhuǎn)換電路一般由ROM實(shí)現(xiàn)；D/A轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。 現(xiàn)場可編程門陣列(FPGA)設(shè)計(jì)靈活、速度快，在數(shù)字專用集成電路的設(shè)計(jì)中得到了廣泛的應(yīng)用。本論文主要討論了如何利用FPGA來實(shí)現(xiàn)一個(gè)dDS系統(tǒng)，該dDS系統(tǒng)的硬件結(jié)構(gòu)是以FPGA為核心實(shí)現(xiàn)的，使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發(fā)展，闡述了基于FPGA實(shí)現(xiàn)dDS技術(shù)的意義；然后介紹了dDS的基本理論；接著介紹了FPGA的基礎(chǔ)知識如結(jié)構(gòu)特點(diǎn)、開發(fā)流程、使用工具等；隨后介紹了利用FPGA實(shí)現(xiàn)直接數(shù)字頻率合成(dDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點(diǎn)介紹dDS技術(shù)在FPGA中的實(shí)現(xiàn)方法，給出了部分VHDL源程序。采用該方法設(shè)計(jì)的dDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用dDS芯片，具有高性能、高性價(jià)比，電路結(jié)構(gòu)簡單等特點(diǎn)；接著對輸出信號頻譜進(jìn)行了分析，特別是對信號的相位截?cái)嗾`差和幅度量化誤差進(jìn)行了詳細(xì)的討論，由此得出了改善系統(tǒng)性能的幾種方法；最后給出硬件實(shí)物照片和測試結(jié)果，并對此作了一定的分析。
標(biāo)簽： FPGA dDS 信號源
上傳時(shí)間： 2013-04-24
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直接數(shù)字頻率合成(dDS)是七十年代初提出的一種新的頻率合成技術(shù)，其數(shù)字結(jié)構(gòu)滿足了現(xiàn)代電子系統(tǒng)的許多要求，因而得到了迅速的發(fā)展。現(xiàn)場可編程門陣列器件(FPGA)的出現(xiàn)，改變了現(xiàn)代電子數(shù)字系統(tǒng)的設(shè)計(jì)方法，提供了一種全新的設(shè)計(jì)模式。本論文結(jié)合這兩項(xiàng)技術(shù)，并利用單片機(jī)控制靈活的特點(diǎn)，開發(fā)了一種雙通道波形發(fā)生器。在實(shí)現(xiàn)過程中，選用了Altera公司的EP1C6Q240C8芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片，充分利用了該芯片的超大集成性和快速性。在控制芯片上選用ATMAL的AT89C51單片機(jī)作為控制芯片。本設(shè)計(jì)中，F(xiàn)PGA芯片的設(shè)計(jì)和與控制芯片的接口設(shè)計(jì)是一個(gè)難點(diǎn)，本文利用Altera的設(shè)計(jì)工具Quartus Ⅱ并結(jié)合Verilog-HDL語言，采用硬件編程的方法很好地解決了這一問題。 本文首先介紹了波形發(fā)生器的研究背景和dDS的理論。然后詳盡地?cái)⑹隽擞肊P1C6Q240C8完成dDS模塊的設(shè)計(jì)過程，這是設(shè)計(jì)的基礎(chǔ)。接著分析了整個(gè)設(shè)計(jì)中應(yīng)處理的問題，根據(jù)設(shè)計(jì)原理就功能上進(jìn)行了劃分，將整個(gè)儀器功能劃分為控制模塊、外圍硬件、FPGA器件三個(gè)部分來實(shí)現(xiàn)。然后就這三個(gè)部分分別詳細(xì)地進(jìn)行了闡述。并且通過系列實(shí)驗(yàn)，詳細(xì)地分析了該波形發(fā)生器的功能、性能、實(shí)現(xiàn)和實(shí)驗(yàn)結(jié)果。最后，結(jié)合在設(shè)計(jì)中的一些心得體會，提出了本設(shè)計(jì)中的一些不足和改進(jìn)意見。通過實(shí)驗(yàn)說明，本設(shè)計(jì)達(dá)到了預(yù)定的要求，并證明了采用軟硬件結(jié)合，利用FPGA實(shí)現(xiàn)基于dDS架構(gòu)的雙路波形發(fā)生器是可行的。
標(biāo)簽： FPGA dDS 雙通道 波形發(fā)生器
上傳用戶：gxf2016
本文提出了一種以直接數(shù)字頻率合成（dDS）技術(shù)為基礎(chǔ)的信號發(fā)生器的設(shè)計(jì)。采用單片機(jī)AT89C51 控制dDS 芯片AD9850 產(chǎn)生頻率可調(diào)的正弦信號，并通過低通濾波器得到純正的信號，最后經(jīng)過
標(biāo)簽： dDS 智能信號 發(fā)生器
上傳用戶：ruan2570406
基于AD9851的dDS短波信號發(fā)生器，詳細(xì)論述AD9851的使用，在做高頻信號源時(shí)很值得參考。
標(biāo)簽： dDS 短波信號 發(fā)生器
上傳時(shí)間： 2013-05-26
上傳用戶：qweqweqwe
CPLD實(shí)現(xiàn)dDS信號源的設(shè)計(jì),從原理到設(shè)計(jì)！
標(biāo)簽： CPLD dDS 信號源
上傳時(shí)間： 2013-05-27
上傳用戶：Ants
本文介紹了如何用VHDL進(jìn)行dDS的設(shè)計(jì)，其中關(guān)鍵的相位累加器，正弦信號發(fā)生器等用VHDL描述
標(biāo)簽： VHDL dDS
上傳時(shí)間： 2013-08-05
上傳用戶：新手無憂
采用vhdl語言實(shí)現(xiàn)正弦波形的生成。主要使用的dDS技術(shù)。
標(biāo)簽： vhdl dDS 語言 正弦
上傳時(shí)間： 2013-08-09
上傳用戶：aeiouetla
能完全模擬dDS芯片的工作，在CPLD的輸出引腳后接上相應(yīng)的D/A轉(zhuǎn)換芯片并接上低通濾波器，將得到非常好的正旋波
標(biāo)簽： dDS 模擬 芯片
上傳用戶：3294322651
利用FPGA實(shí)現(xiàn)dDS經(jīng)過編譯沒有錯誤。編譯環(huán)境為QuartusII7.2，該環(huán)境集成了IP核，可以提高開發(fā)效率。
標(biāo)簽： QuartusII FPGA dDS 7.2
上傳時(shí)間： 2013-08-10
上傳用戶：zhuyibin
利用FPGA實(shí)現(xiàn)的dDS，可輸出正弦波，輸出頻率可調(diào)
標(biāo)簽： FPGA dDS
上傳時(shí)間： 2013-08-11
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