為了縮短加法電路運(yùn)行時(shí)間，提高FPGA運(yùn)行效率，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn)，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為零的運(yùn)算結(jié)果，節(jié)省了進(jìn)位選擇等待的時(shí)間，最后利用XILINX進(jìn)行時(shí)序仿真，在FPGA上進(jìn)行驗(yàn)證，可穩(wěn)定運(yùn)行在高達(dá)50兆的頻率，理論分析與計(jì)算機(jī)仿真表明該算法切實(shí)可行、有效并且易于實(shí)現(xiàn)。
標(biāo)簽： 進(jìn)位 加法器 硬件 電路實(shí)現(xiàn)
上傳時(shí)間： 2013-12-19
上傳用戶(hù)：jshailingzzh
針對(duì)冷鏈物流配送車(chē)輛路徑優(yōu)化問(wèn)題，分析云計(jì)算模式下處理配送車(chē)輛實(shí)時(shí)路徑的優(yōu)勢(shì)，建立了冷鏈物流配送車(chē)輛路徑優(yōu)化應(yīng)用服務(wù)架構(gòu)；并在該架構(gòu)下獲取多源實(shí)時(shí)交通信息，分析車(chē)輛配送時(shí)間和綜合成本，構(gòu)建了冷鏈物流配送車(chē)輛路徑優(yōu)化模型，并在云計(jì)算環(huán)境下利用粗粒度并行遺傳算法對(duì)模型進(jìn)行求解，實(shí)驗(yàn)結(jié)果表明云計(jì)算環(huán)境下冷藏車(chē)輛實(shí)時(shí)路徑優(yōu)化方法是有效的，該方法對(duì)冷鏈物流配送成本實(shí)現(xiàn)精細(xì)化控制，提高配送服務(wù)效率，具有實(shí)際意義。
標(biāo)簽： 云計(jì)算 物流配送 方法研究 車(chē)輛路徑
上傳時(shí)間： 2013-10-08
上傳用戶(hù)：peterli123456
為了讓讀者確實(shí)理解TTL與非門(mén)與OC門(mén)的區(qū)別，熟練地掌握OC門(mén)的應(yīng)用，通過(guò)對(duì)TTL與非門(mén)的分析，和對(duì)其弊端的指出，說(shuō)明研制OC門(mén)的理由，總結(jié)了OC門(mén)上拉電阻的作用和計(jì)算方法，對(duì)OC門(mén)上拉電阻的計(jì)算方法有立新的說(shuō)明，總結(jié)了OC門(mén)的所有優(yōu)點(diǎn)。
標(biāo)簽：
上傳時(shí)間： 2013-10-10
上傳用戶(hù)：yy_cn
合理利用有效的控制策略提高有源濾波器的本身的補(bǔ)償性能越來(lái)越成為各國(guó)學(xué)者研究重點(diǎn)。本文從有源濾波器的數(shù)學(xué)模型出發(fā)，詳述有源濾波器的數(shù)學(xué)建模過(guò)程。并且針對(duì)諧波電流的檢測(cè)需要較高的準(zhǔn)確度和較好的實(shí)時(shí)性以及有源濾波器工作時(shí)的非線(xiàn)性與不確定性的特點(diǎn)，基于瞬時(shí)無(wú)功功率補(bǔ)償法的諧波電流檢測(cè)方法。有效的計(jì)算出電網(wǎng)中諧波電流、無(wú)功以及負(fù)序電流。并根據(jù)該算法的特點(diǎn)，將實(shí)時(shí)檢測(cè)出的畸變電流通過(guò)控制算法，研制的有源濾波器可對(duì)不對(duì)稱(chēng)三相負(fù)載起到平衡作用。在MATLAB/simulink平臺(tái)下搭建仿真模型，與傳統(tǒng)的有源濾波器進(jìn)行對(duì)比，仿真結(jié)果表明這種有源濾波器能夠更加迅速、精確的補(bǔ)償諧波電流。
上傳時(shí)間： 2013-10-10
上傳用戶(hù)：風(fēng)行天下
One of the strengths of Synplify is the Finite State Machine compiler. This is a powerfulfeature that not only has the ability to automatically detect state machines in the sourcecode, and implement them with either sequential, gray, or one-hot encoding. But alsoperform a reachability analysis to determine all the states that could possibly bereached, and optimize away all states and transition logic that can not be reached.Thus, producing a highly optimal final implementation of the state machine.
標(biāo)簽： Synplicity Machine Verilog Design
上傳時(shí)間： 2013-10-23
上傳用戶(hù)：司令部正軍級(jí)
Finite state machines are widely used in digital circuit designs. Generally, when designing a state machine using an HDL, the synthesis tools will optimize away all states that cannot be reached and generate a highly optimized circuit. Sometimes, however, the optimization is not acceptable. For example, if the circuit powers up in an invalid state, or the circuit is in an extreme working environment and a glitch sends it into an undesired state, the circuit may never get back to its normal operating condition.
標(biāo)簽： Creating Machines Mentor State
上傳時(shí)間： 2013-10-08
上傳用戶(hù)：wangzhen1990
Abstract: Using a wafer-level package (WLP) can reduce the overall size and cost of your solution.However when using a WLP IC, the printed circuit board (PCB) layout can become more complex and, ifnot carefully planned, result in an unreliable design. This article presents some PCB designconsiderations and general recommendations for choosing a 0.4mm- or 0.5mm-pitch WLP for yourapplication.
標(biāo)簽： Considerations Guidelines and Design
上傳時(shí)間： 2013-10-14
上傳用戶(hù)：ysystc699
在PCB文件上面加上漢字一直都是很多網(wǎng)友比較感興趣的事情。PROTEL早期的版本加漢字比較困難,99SE改變了這一點(diǎn)。不但可以方便的加上漢字,加上照片也沒(méi)有問(wèn)題,加照片的方法稍后再講，下面先來(lái)看看加漢字的具體方法：
上傳時(shí)間： 2013-11-15
上傳用戶(hù)：testAPP
學(xué)會(huì)不畫(huà)電路圖，不用網(wǎng)絡(luò)表，用手工布線(xiàn)。從而加深對(duì)PCB電路版圖設(shè)計(jì)的理解。
標(biāo)簽： PCB
上傳時(shí)間： 2013-10-10
上傳用戶(hù)：wang5829
導(dǎo)線(xiàn)的電流承載值與導(dǎo)線(xiàn)線(xiàn)的過(guò)孔數(shù)量焊盤(pán)存在的直接關(guān)系（目前沒(méi)有找到焊盤(pán)和過(guò)孔孔徑每平方毫米對(duì)線(xiàn)路的承載值影響的計(jì)算公式，有心的朋友可以自己去找一下，個(gè)人也不是太清楚，不在說(shuō)明）這里只做一下簡(jiǎn)單的一些影響到線(xiàn)路電流承載值的主要因素。
上傳時(shí)間： 2014-01-25
上傳用戶(hù)：一諾88
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