亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁| 資源下載| 資源專輯| 精品軟件
登錄| 注冊

ip電話

  • 如何仿真IP核(建立modelsim仿真庫完整解析)

      IP核生成文件:(Xilinx/Altera 同)   IP核生成器生成 ip 后有兩個文件對我們比較有用,假設(shè)生成了一個 asyn_fifo 的核,則asyn_fifo.veo 給出了例化該核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是該核的行為模型,主要調(diào)用了 xilinx 行為模型庫的模塊,仿真時該文件也要加入工程。(在 ISE中點中該核,在對應(yīng)的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件)。如下圖所示。

    標簽: modelsim 仿真 IP核 仿真庫

    上傳時間: 2013-10-20

    上傳用戶:lingfei

  • 7.4 基于IP CORE的BLOCK RAM設(shè)計修改稿

    7.4 基于IP CORE的BLOCK RAM設(shè)計修改稿。

    標簽: BLOCK CORE 7.4 RAM

    上傳時間: 2013-11-07

    上傳用戶:sammi

  • 定制簡單LED的IP核的設(shè)計源代碼

    定制簡單LED的IP核的設(shè)計源代碼

    標簽: LED 定制 IP核 源代碼

    上傳時間: 2013-10-19

    上傳用戶:gyq

  • 自學ZedBoard:使用IP通過ARM PS訪問FPGA(源代碼)

      這一節(jié)的目的是使用XPS為ARM PS 處理系統(tǒng) 添加額外的IP。從IP Catalog 標簽添加GPIO,并與ZedBoard板子上的8個LED燈相連。當系統(tǒng)建立完后,產(chǎn)生bitstream,并對外設(shè)進行測試。本資料為源代碼,原文設(shè)計過程詳見:【 玩轉(zhuǎn)賽靈思Zedboard開發(fā)板(4):如何使用自帶外設(shè)IP讓ARM PS訪問FPGA?】   硬件平臺:Digilent ZedBoard   開發(fā)環(huán)境:Windows XP 32 bit   軟件: XPS 14.2 +SDK 14.2

    標簽: ZedBoard FPGA ARM 訪問

    上傳時間: 2013-11-06

    上傳用戶:yuchunhai1990

  • 使用LabVIEW FPGA模塊設(shè)計IP核

    對于利用LabVIEW FPGA實現(xiàn)RIO目標平臺上的定制硬件的工程師與開發(fā)人員,他們可以很容易地利用所推薦的組件設(shè)計構(gòu)建適合其應(yīng)用的、可復用且可擴展的代碼模塊。基于已經(jīng)驗證的設(shè)計進行代碼模塊開發(fā),將使現(xiàn)有IP在未來應(yīng)用中得到更好的復用,也可以使在不同開發(fā)人員和內(nèi)部組織之間進行共享和交換的代碼更好服用

    標簽: LabVIEW FPGA IP核 模塊設(shè)計

    上傳時間: 2013-10-14

    上傳用戶:xiaodu1124

  • 基于Quartus II免費IP核的雙端口RAM設(shè)計實例

      QuartusII中利用免費IP核的設(shè)計   作者:雷達室   以設(shè)計雙端口RAM為例說明。   Step1:打開QuartusII,選擇File—New Project Wizard,創(chuàng)建新工程,出現(xiàn)圖示對話框,點擊Next;

    標簽: Quartus RAM IP核 雙端口

    上傳時間: 2013-10-18

    上傳用戶:909000580

  • 基于FPGA的GPIB接口IP核的研究與設(shè)計

    基于FPGA的GPIB接口IP核的研究與設(shè)計

    標簽: FPGA GPIB 接口 IP核

    上傳時間: 2013-10-19

    上傳用戶:wudu0932

  • ISE新建工程及使用IP核步驟詳解

    ISE新建工程及使用IP核步驟詳解

    標簽: ISE IP核 工程

    上傳時間: 2015-01-01

    上傳用戶:liuxinyu2016

  • 基于FPGA的DDS IP核設(shè)計方案

    以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具,研究了基于FPGA的DDS IP核設(shè)計,并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件,結(jié)合32位嵌入式CPU軟核Nios II,構(gòu)成可編程片上系統(tǒng)(SOPC),利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成,利用 SOPC技術(shù),在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺,達到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。

    標簽: FPGA DDS IP核 設(shè)計方案

    上傳時間: 2013-12-22

    上傳用戶:forzalife

  • wp379 AXI4即插即用IP

    In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.

    標簽: AXI4 379 wp 即插即用

    上傳時間: 2013-11-11

    上傳用戶:csgcd001

主站蜘蛛池模板: 桂阳县| 汉川市| 酒泉市| 扶沟县| 嘉峪关市| 登封市| 扎兰屯市| 云林县| 象州县| 武功县| 鲁甸县| 嘉义县| 县级市| 昌吉市| 靖西县| 石景山区| 垣曲县| 通海县| 柘城县| 四平市| 康乐县| 宕昌县| 丽江市| 巴塘县| 兴业县| 施甸县| 柞水县| 克什克腾旗| 错那县| 临猗县| 安塞县| 石河子市| 拜城县| 深州市| 文安县| 马关县| 克什克腾旗| 乌拉特中旗| 长顺县| 黑河市| 民丰县|