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Cyclone V FPGA功耗優勢：采用低功耗28nm FPGA活的最低系統功耗（英文資料）
標簽： Cyclone Altera FPGA 28
上傳時間： 2015-01-01
上傳用戶：xauthu
本文主要介紹Cyclone V FPGA的一個很明顯的特性，也可以說是一個很大的優勢，即：采用低功耗28nm FPGA減少總系統成本
標簽： FPGA Cyclone 28 nm
上傳時間： 2013-11-11
上傳用戶：aeiouetla
本文是基于Arria V和Cyclone V精度可調DSP模塊的高性能DSP應用與實現（英文資料）
標簽： DSP Cyclone Arria 精度可調
上傳時間： 2013-10-27
上傳用戶：yzy6007
本白皮書介紹 Stratix V FPGA 是怎樣幫助用戶提高帶寬同時保持其成本和功耗預算不變。在工藝方法基礎上，Altera 利用 FPGA 創新技術超越了摩爾定律，滿足更大的帶寬要求，以及成本和功耗預算。Altera Stratix ® V FPGA 通過 28-Gbps 高功效收發器突破了帶寬限制，支持用戶使用嵌入式 HardCopy ®模塊將更多的設計集成到單片FPGA中，部分重新配置功能還提高了靈活性。
標簽： Stratix FPGA 28 創新技術
上傳時間： 2013-10-08
上傳用戶：壞天使kk
本資料是關于Altera公司 Stratix V GX FPGA開發板電路圖的資料。資料包括開發板原理圖、PCB圖。
標簽： Stratix Altera FPGA GX
上傳時間： 2013-10-25
上傳用戶：風為裳的風
硬件描述語言HDL的現狀與發展
標簽： HDL 硬件描述語言 發展
上傳時間： 2013-11-10
上傳用戶：sunshie
《Verilog HDL程序設計與實踐》系統講解了Verilog HDL的基本語法和高級應用技巧，對于每個知識點都按照開門見山、自頂向下的方式來組織內容，在介紹相關知識點之前，先告訴讀者其出現的背景、本質特征以及應用場景，讓讀者不僅掌握基本語法，還能夠獲得深層次理解。從結構上講，《Verilog HDL程序設計與實踐》以Verilog HDL的各方面開發為主線，遵照硬件應用系統開發的基本步驟和思路進行詳細講解，并穿插介紹ISE開發工具的操作技巧與注意事項，具備很強的可讀性、指導性和實用性。
標簽： Verilog HDL 程序設計
上傳時間： 2013-11-21
上傳用戶：silenthink
Verilog HDL入門教程
標簽： HDL 入門教程
上傳時間： 2013-11-19
上傳用戶：masochism
本文簡單探討了verilog HDL設計中的可綜合性問題，適合HDL初學者閱讀 用組合邏輯實現的電路和用時序邏輯實現的 電路要分配到不同的進程中。 不要使用枚舉類型的屬性。 Integer應加范圍限制。 通常的可綜合代碼應該是同步設計。 避免門級描述，除非在關鍵路徑中。
標簽： HDL 綜合設計
上傳時間： 2013-11-18
上傳用戶：swaylong
這篇文章討論了不同HDL代碼的編寫方式，對綜合結果的影響。閱讀本文對深入了解綜合工具和提高HDL的編寫水平有不少幫助，原文時針對Synopsys的綜合軟件論述的，但對所有綜合軟件，都有普遍的借鑒意義
標簽： Synthesis Coding Styles Guide
上傳時間： 2014-01-11
上傳用戶：亞亞娟娟123
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