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v-hdl

verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言，便于學習。本文檔帶有源代碼，9-10章

標簽： verilog hdl 135 C語言

上傳時間： 2013-12-26

上傳用戶：qb1993225
verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言，便于學習。本文檔帶有源代碼，11-12章

標簽： verilog hdl 135 C語言

上傳時間： 2015-03-24

上傳用戶：zhaoq123
圖的遍歷:圖是由頂點集合(vertex)及頂點間的關系集合組成的一種數據結構:Graph＝( V, E ).使用拓撲排序的算法.

圖的遍歷:圖是由頂點集合(vertex)及頂點間的關系集合組成的一種數據結構:Graph＝( V, E ).使用拓撲排序的算法.

標簽： vertex Graph 數據結構拓撲

上傳時間： 2015-03-26

上傳用戶：wangdean1101
這是一個Verilog HDL編寫的RISC cpu的程序

這是一個Verilog HDL編寫的RISC cpu的程序，該程序共10個子程序，實現了簡單的RISC cpu，可供初學者參考，學習硬件描述語言，及設計方法。該程序通過了modelsim仿真驗證。

標簽： Verilog RISC HDL cpu

上傳時間： 2015-03-26

上傳用戶：qiao8960
程序中存放結點值的數組和函數值的數組之所以命名為u和v

程序中存放結點值的數組和函數值的數組之所以命名為u和v，主要是為了防止和插值點ｘ，及對應的函數值單元y想混淆

標簽： 數組程序函數值

上傳時間： 2015-03-26

上傳用戶：hewenzhi
減1計數器一、設計要求用Verilog HDL語言設計一個計數器。要求計數器具有異步置位/復位功能

減1計數器一、設計要求用Verilog HDL語言設計一個計數器。要求計數器具有異步置位/復位功能，可以進行自增和自減計數，其計數周期為2^N（N為二進制位數）。二、設計原理輸入/輸出說明： d：異步置數數據輸入； q：當前計數器數據輸出； clock：時鐘脈沖； count_en：計數器計數使能控制（1：計數/0：停止計數）； updown：計數器進行自加/自減運算控制（1：自加/0：自減）； load_d

標簽： Verilog 計數器 HDL 減

上傳時間： 2015-03-28

上傳用戶：zycidjl
我用過的verilog hdl寫的SDRAM core源程序,經過測試應用

我用過的verilog hdl寫的SDRAM core源程序,經過測試應用

標簽： verilog SDRAM core hdl

上傳時間： 2015-03-31

上傳用戶：15071087253
這是一個V+A的學生資料管理系統~各位做課程設計的同學可以借鑒~論文也是有的

這是一個V+A的學生資料管理系統~各位做課程設計的同學可以借鑒~論文也是有的

標簽： 管理系統論文

上傳時間： 2014-01-07

上傳用戶：himbly
Verilog HDL硬件描述語言的教程

Verilog HDL硬件描述語言的教程

標簽： Verilog HDL 硬件描述語言教程

上傳時間： 2015-04-04

上傳用戶：lnnn30
verilog hdl. for igginner. tutorial in word file1 KAMPATE

verilog hdl. for igginner. tutorial in word file1 KAMPATE

標簽： igginner tutorial verilog KAMPATE

上傳時間： 2015-04-07

上傳用戶：chenxichenyue

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