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vERILOG

vERILOGHDL是一種硬件描述語言，以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。vERILOGHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。[1]

D觸發(fā)器的設計主要用在時序電路中。所用語言為vERILOG HDL.

D觸發(fā)器的設計主要用在時序電路中。所用語言為vERILOG HDL.

標簽： vERILOG HDL D觸發(fā)器時序電路

上傳時間： 2014-06-23

上傳用戶：ywqaxiwang
用一位全加器組成四位全加器. 所用語言是vERILOG HDL. 主要用在加法器的設計中。

用一位全加器組成四位全加器. 所用語言是vERILOG HDL. 主要用在加法器的設計中。

標簽： vERILOG HDL 全加器語言

上傳時間： 2015-05-02

上傳用戶：zukfu
指令譯碼電路的設計。主要用在數字電路的設計中。所用語言為vERILOG HDL.

指令譯碼電路的設計。主要用在數字電路的設計中。所用語言為vERILOG HDL.

標簽： vERILOG HDL 指令譯碼電路

上傳時間： 2015-05-02

上傳用戶：h886166
vERILOG 的交通燈的例子。源代碼中有詳細的注釋。

vERILOG 的交通燈的例子。源代碼中有詳細的注釋。

標簽： vERILOG 交通燈源代碼

上傳時間： 2014-11-15

上傳用戶：ve3344
這些是vERILOG的開發(fā)實例,僅供參考.實例1

這些是vERILOG的開發(fā)實例,僅供參考.實例1

標簽： vERILOG 開發(fā)實例

上傳時間： 2014-02-15

上傳用戶：yuchunhai1990
這些是vERILOG編程實例2,僅供參考

這些是vERILOG編程實例2,僅供參考

標簽： vERILOG 編程實例

上傳時間： 2015-05-04

上傳用戶：songnanhua
這些是vERILOG編程實例3,僅供參考

這些是vERILOG編程實例3,僅供參考

標簽： vERILOG 編程實例

上傳時間： 2014-08-18

上傳用戶：libinxny
這些是vERILOG編程實例4,僅供參考

這些是vERILOG編程實例4,僅供參考

標簽： vERILOG 編程實例

上傳時間： 2014-03-10

上傳用戶：zhenyushaw
這些是vERILOG編程實例5,僅供參考

這些是vERILOG編程實例5,僅供參考

標簽： vERILOG 編程實例

上傳時間： 2015-05-04

上傳用戶：hfmm633
11,13,16位超前進位加法器的vERILOG HDL源代碼。

11,13,16位超前進位加法器的vERILOG HDL源代碼。

標簽： vERILOG HDL 11 13

上傳時間： 2013-12-28

上傳用戶：ouyangtongze

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vERILOG

D觸發(fā)器的設計主要用在時序電路中。所用語言為vERILOG HDL.

用一位全加器組成四位全加器. 所用語言是vERILOG HDL. 主要用在加法器的設計中。

指令譯碼電路的設計。主要用在數字電路的設計中。所用語言為vERILOG HDL.

vERILOG 的交通燈的例子。源代碼中有詳細的注釋。

這些是vERILOG的開發(fā)實例,僅供參考.實例1

這些是vERILOG編程實例2,僅供參考

這些是vERILOG編程實例3,僅供參考

這些是vERILOG編程實例4,僅供參考

這些是vERILOG編程實例5,僅供參考

11,13,16位超前進位加法器的vERILOG HDL源代碼。