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vERILOG

vERILOGHDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。vERILOGHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。[1]

我用過的vERILOG hdl寫的SDRAM core源程序,經(jīng)過測試應用

我用過的vERILOG hdl寫的SDRAM core源程序,經(jīng)過測試應用

標簽： vERILOG SDRAM core hdl

上傳時間： 2015-03-31

上傳用戶：15071087253
This free cpu-ip! use vERILOG

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標簽： vERILOG cpu-ip This free

上傳時間： 2015-04-02

上傳用戶：lz4v4
基于FPGA的16點FFT快速傅立葉變換的vERILOG源代碼。

基于FPGA的16點FFT快速傅立葉變換的vERILOG源代碼。

標簽： vERILOG FPGA FFT 傅立葉變換

上傳時間： 2015-04-02

上傳用戶：aysyzxzm
vERILOG HDL硬件描述語言的教程

vERILOG HDL硬件描述語言的教程

標簽： vERILOG HDL 硬件描述語言教程

上傳時間： 2015-04-04

上傳用戶：lnnn30
8051的vERILOG

8051的vERILOG

標簽： vERILOG 8051

上傳時間： 2013-12-09

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vERILOG的源代碼。給出來常用的一些例程

vERILOG的源代碼。給出來常用的一些例程，對于vERILOG的使用和學習都有很大的幫助作用。

標簽： vERILOG 源代碼

上傳時間： 2013-12-28

上傳用戶：lhc9102
用vERILOG寫的CORDIC算法實現(xiàn)

用vERILOG寫的CORDIC算法實現(xiàn)，很適合做超越函數(shù)的運算。通常用于實現(xiàn)正弦乘法，或者坐標變換。

標簽： vERILOG CORDIC 算法

上傳時間： 2014-11-03

上傳用戶：it男一枚
vERILOG 代碼. 經(jīng)驗證成功,可以作為標準單元庫,為FPGA設(shè)計者使用.

vERILOG 代碼. 經(jīng)驗證成功,可以作為標準單元庫,為FPGA設(shè)計者使用.

標簽： vERILOG FPGA 代碼經(jīng)驗

上傳時間： 2015-04-07

上傳用戶：bruce
vERILOG 代碼. 經(jīng)驗證成功,可以作為標準單元庫,為FPGA設(shè)計者使用.

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標簽： vERILOG FPGA 代碼經(jīng)驗

上傳時間： 2013-12-25

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vERILOG 代碼. 經(jīng)驗證成功,可以作為標準單元庫,為FPGA設(shè)計者使用.

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標簽： vERILOG FPGA 代碼經(jīng)驗

上傳時間： 2015-04-07

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用vERILOG寫的CORDIC算法實現(xiàn)

vERILOG 代碼. 經(jīng)驗證成功,可以作為標準單元庫,為FPGA設(shè)計者使用.

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