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vERILOG

vERILOGHDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。vERILOGHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。[1]

這個是用vERILOG做的一個8位功能很弱的CPU

這個是用vERILOG做的一個8位功能很弱的CPU

標簽： vERILOG CPU 8位

上傳時間： 2014-11-23

上傳用戶：wangchong
UART vERILOG hdl 實現(xiàn)

UART vERILOG hdl 實現(xiàn)

標簽： vERILOG UART hdl

上傳時間： 2014-01-11

上傳用戶：PresidentHuang
FIR濾波器的vERILOG實現(xiàn)

FIR濾波器的vERILOG實現(xiàn)，實現(xiàn)6級流水線的程序設(shè)計。

標簽： vERILOG FIR 濾波器

上傳時間： 2015-06-02

上傳用戶：sjyy1001
vERILOG shi 實現(xiàn)的加法器（8位）適用于初學asic

vERILOG shi 實現(xiàn)的加法器（8位）適用于初學asic

標簽： vERILOG asic shi 8位

上傳時間： 2015-06-02

上傳用戶：一諾88
vERILOG 語言綜合實踐入門, 適合初學者很好的

vERILOG 語言綜合實踐入門, 適合初學者很好的

標簽： vERILOG 語言實踐初學者

上傳時間： 2014-01-14

上傳用戶：從此走出陰霾
vERILOG 編程有測試文檔基于查表結(jié)構(gòu)實現(xiàn) 離散余弦變換dct 來源：opencores

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標簽： opencores vERILOG dct 編程

上傳時間： 2013-12-09

上傳用戶：aig85
用vERILOG 描述的嫡編碼(entropy coding) 應(yīng)用于圖像壓縮編碼有測試文檔

用vERILOG 描述的嫡編碼(entropy coding) 應(yīng)用于圖像壓縮編碼有測試文檔

標簽： vERILOG entropy coding 編碼

上傳時間： 2015-06-03

上傳用戶：電子世界
用vERILOG 編寫應(yīng)用于圖像壓縮編碼中使用行程長度編碼(run lengthencoding,RLE)對交流系數(shù)(Aa)進行編碼。

用vERILOG 編寫應(yīng)用于圖像壓縮編碼中使用行程長度編碼(run lengthencoding,RLE)對交流系數(shù)(Aa)進行編碼。

標簽： lengthencoding vERILOG 編碼 run

上傳時間： 2013-12-28

上傳用戶：sunjet
用vERILOG 描寫應(yīng)用于數(shù)字圖像壓縮系統(tǒng)--jpeg 有測試文檔

用vERILOG 描寫應(yīng)用于數(shù)字圖像壓縮系統(tǒng)--jpeg 有測試文檔

標簽： vERILOG jpeg 應(yīng)用于壓縮系統(tǒng)

上傳時間： 2014-01-13

上傳用戶：zhangliming420
一個關(guān)于DES算法的vERILOG語言實現(xiàn),包括了各個實現(xiàn)模塊以及測試模塊

一個關(guān)于DES算法的vERILOG語言實現(xiàn),包括了各個實現(xiàn)模塊以及測試模塊

標簽： vERILOG DES 算法模塊

上傳時間： 2014-01-23

上傳用戶：璇珠官人

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用vERILOG 描述的嫡編碼(entropy coding) 應(yīng)用于圖像壓縮編碼有測試文檔

用vERILOG 編寫應(yīng)用于圖像壓縮編碼中使用行程長度編碼(run lengthencoding,RLE)對交流系數(shù)(Aa)進行編碼。

用vERILOG 描寫應(yīng)用于數(shù)字圖像壓縮系統(tǒng)--jpeg 有測試文檔

一個關(guān)于DES算法的vERILOG語言實現(xiàn),包括了各個實現(xiàn)模塊以及測試模塊