第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 verilog HDL設(shè)計(jì)方法概述 第三章 verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的verilog HDL模型 第五章 基本運(yùn)算邏輯和它們的verilog HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯
標(biāo)簽: Verilog HDL 數(shù)字信號(hào)處理 基本概念
上傳時(shí)間: 2014-01-27
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是一本好書,verilog HDL,a guide to digital design and synthesis
標(biāo)簽: synthesis verilog digital design
上傳時(shí)間: 2015-07-14
上傳用戶:熊少鋒
verilog HDL 實(shí)際工控項(xiàng)目源碼 開發(fā)工具 altera quartus2
標(biāo)簽: quartus2 VERILOG altera HDL
上傳時(shí)間: 2013-12-29
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硬件描述語(yǔ)言,verilog HDL,實(shí)現(xiàn)了解碼器的設(shè)計(jì)
標(biāo)簽: verilog HDL 硬件描述語(yǔ)言 解碼器
上傳時(shí)間: 2013-12-22
verilog HDL語(yǔ)言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。
標(biāo)簽: Verilog HDL 語(yǔ)言 編寫
上傳時(shí)間: 2015-07-18
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verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。
標(biāo)簽: Verilog Modsim iout HDL
上傳時(shí)間: 2014-01-15
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本原碼是基于verilog HDL語(yǔ)言的FPGA原程序,主要用于測(cè)頻率,特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
標(biāo)簽: Verilog FPGA HDL 語(yǔ)言
上傳時(shí)間: 2015-08-04
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本原碼是基于verilog HDL語(yǔ)言編寫的,實(shí)現(xiàn)了SPI接口設(shè)計(jì),可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計(jì).在MAXII編譯成功,用Modelsim SE 6仿真成功.
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本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
標(biāo)簽: verilog 加法器 HDL 進(jìn)位
上傳時(shí)間: 2013-12-17
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verilog HDL原碼 一種簡(jiǎn)單的同步FIFO原碼,可以被綜合
標(biāo)簽: verilog FIFO HDL
上傳時(shí)間: 2013-12-28
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