基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示 9.4.1 脈沖頻率的測(cè)量原理 9.4.2 頻率計(jì)的工作原理 9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.4 while循環(huán)語(yǔ)句的使用方法 9.4.5 門控信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.6 頻率計(jì)的Verilog-HDL描述 9.4.7 頻率計(jì)的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL 9.4 脈沖 頻率
上傳時(shí)間： 2013-12-01
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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測(cè)量與顯示 9.5.1 脈沖周期的測(cè)量原理 9.5.2 周期計(jì)的工作原理 9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.5.4 forever循環(huán)語(yǔ)句的使用方法 9.5.5 disable禁止語(yǔ)句的使用方法 9.5.6 時(shí)標(biāo)信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.5.7 周期計(jì)的Verilog-HDL描述 9.5.8 周期計(jì)的硬件實(shí)現(xiàn) 9.5.9 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)之二 9.5.10 改進(jìn)型周期計(jì)的Verilog-HDL描述 9.5.11 改進(jìn)型周期計(jì)的硬件實(shí)現(xiàn) 9.5.12 兩種周期計(jì)的對(duì)比
標(biāo)簽： Verilog-HDL 周期 9.5 脈沖
上傳時(shí)間： 2015-09-16
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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理 9.6.2 高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.4 begin聲明語(yǔ)句的使用方法 9.6.5 initial語(yǔ)句和always語(yǔ)句的使用方法 9.6.6 時(shí)標(biāo)信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.7 脈沖高低電平持續(xù)時(shí)間測(cè)量的Verilog-HDL描述 9.6.8 脈沖高低電平持續(xù)時(shí)間測(cè)量的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL 低電平 9.6 時(shí)間測(cè)量
上傳時(shí)間： 2013-11-30
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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號(hào) 9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖 9.7.4 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.5 譯碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.6 步進(jìn)電機(jī)驅(qū)動(dòng)的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時(shí)間尺度`timescale"的使用方法 9.7.9 系統(tǒng)任務(wù)-"$finish"的使用方法 9.7.10 步進(jìn)電機(jī)驅(qū)動(dòng)的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL 步進(jìn)電機(jī)驅(qū)動(dòng) 9.7 硬件電路
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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 9.8.3 多個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.4 單個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.5 多個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL 漢字顯示 9.8 256
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基本運(yùn)算邏輯和它們的verilog HDL模型
標(biāo)簽： Verilog HDL 運(yùn)算 模型
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原創(chuàng)verilog HDL 實(shí)現(xiàn)CACHE的操作，有需要請(qǐng)下載
標(biāo)簽： VERILOG CACHE HDL 操作
上傳時(shí)間： 2015-09-20
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verilog HDL編寫,六段流水線CPU.程序完整，功能強(qiáng)驚。分為多模塊編寫
上傳時(shí)間： 2013-12-10
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Verilog 程序例子 王金明：《verilog HDL程序設(shè)計(jì)教程》程序例子，帶說明。
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aes算法的verilog HDL實(shí)現(xiàn)，供給大家作為參考 。
上傳時(shí)間： 2013-12-18
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