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串口實驗，很好用，我還有verilog HDL VHDL CPLD EPM1270 源代碼
標簽： 串口 實驗
上傳時間： 2013-12-24
上傳用戶：thinode
偽隨機序列產(chǎn)生器－線性反饋移位寄存器，verilog HDL 原代碼。
標簽： 偽隨機序列 產(chǎn)生器 線性反饋移位寄存器
上傳時間： 2016-12-04
上傳用戶：zl5712176
偽隨機序列產(chǎn)生器－代進位反饋移位寄存器，verilog HDL 原代碼。
標簽： 偽隨機序列 產(chǎn)生器 進位 反饋移位寄存器
上傳時間： 2014-09-05
上傳用戶：xymbian
偽隨機序列產(chǎn)生器－filtered 代進位反饋移位寄存器，verilog HDL 原代碼。
標簽： filtered 偽隨機序列 產(chǎn)生器 進位
上傳用戶：愛死愛死
8位加法樹乘法器,實現(xiàn)兩個8位二進制數(shù)相乘，采用verilog HDL
標簽： 8位 加法 乘法器 二進制數(shù)
上傳時間： 2016-12-19
上傳用戶：lhc9102
8位乘8位的流水線乘法器，采用verilog HDL編寫
標簽： 8位 流水線 乘法器
上傳時間： 2014-01-26
上傳用戶：kristycreasy
先入先出緩沖存儲器，采用verilog HDL
標簽： 緩沖存儲器
上傳用戶：llandlu
直接頻率合成器，采用verilog HDL
標簽： 頻率合成器
上傳時間： 2013-12-11
上傳用戶：qweqweqwe
模數(shù)變換器，采用verilog HDL編寫
標簽： 模數(shù)變換器
上傳時間： 2013-12-20
上傳用戶：bruce
十六位的除法器，采用verilog HDL
標簽： 十六位 除法器
上傳時間： 2013-11-27
上傳用戶：kr770906
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