riscv課程設(shè)計(jì)報(bào)告，用 Verilog HDL 語(yǔ)言實(shí)現(xiàn)一個(gè)五級(jí)流水線(xiàn)的 RISC-V 的指令子集，并在仿真軟件上加載要求的測(cè)試程序和數(shù)據(jù)，仿真結(jié)果正確。只設(shè)計(jì) CPU 流水線(xiàn)，不要求設(shè)計(jì) Cache 控制器（即不考慮 cache 相聯(lián)關(guān)系）。 CPU中需要的I-Cache，D-Cache用兩個(gè)有限容量的片內(nèi)RAM仿真代替
上傳時(shí)間： 2020-03-20
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用 verilog HDL 語(yǔ)言搭建一個(gè)以 ARM Cortex-M0 為處理器核的嵌入式SOC系統(tǒng),系統(tǒng)包含以下幾個(gè)部分： (1)ARM Cortex-M0核 (2)AHB總線(xiàn)譯碼器 (3)AHB總線(xiàn)從設(shè)備多路復(fù)用器 (4)片上存儲(chǔ)器外設(shè) (5)LED外設(shè) (6)七段數(shù)碼管 (7)定時(shí)器 (8)UART
標(biāo)簽： ARM 實(shí)驗(yàn)報(bào)告
上傳時(shí)間： 2020-03-21
上傳用戶(hù)：wssss
The Verilog Hardware Description Language (HDL) is defined in this standard. verilog HDL is a formal notation intended for use in all phases of the creation of electronic systems. Because it is both machine readable and human readable,it supports the development,verification, synthesis,and testing of hardware designs; the communication of hardware design data; and the maintenance,modification,and procurement of hardware. The primary audiences for this standard are the implementors of tools supporting the language and advanced users of the language.
上傳時(shí)間： 2021-11-09
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附件為verilog HDL 工程/模塊 詳細(xì)設(shè)計(jì)報(bào)告文檔模板，注意文檔僅為框架，沒(méi)有具體事例。
標(biāo)簽： 邏輯設(shè)計(jì)
上傳時(shí)間： 2022-01-07
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Xilinx公司 FPGA開(kāi)發(fā)實(shí)用教程 -800頁(yè)第1章 FPGA開(kāi)發(fā)簡(jiǎn)介 更多.. 本章主要介紹FPGA的起源、發(fā)展歷史、芯片結(jié)構(gòu)、工作原理、開(kāi)發(fā)流程以及Xilinx公司的主要可編程芯片，為讀 者提供FPGA系統(tǒng)設(shè)計(jì)的基礎(chǔ)知識(shí)。 第1節(jié) 可編程邏輯器件基礎(chǔ) 第3節(jié) 基于FPGA的開(kāi)發(fā)流程 第2節(jié) FPGA芯片結(jié)構(gòu) 第4節(jié) Xilinx公司器件簡(jiǎn)介 第2章 verilog HDL語(yǔ)言基礎(chǔ) 更多.. 本章主要介紹Verilog語(yǔ)言的基本語(yǔ)法和典型的應(yīng)用實(shí)例，關(guān)于VHDL和System C的使用可參考相關(guān)文獻(xiàn)，限于篇 幅，本書(shū)不對(duì)它們展開(kāi)分析。 第1節(jié) verilog HDL語(yǔ)言簡(jiǎn)介 第3節(jié) VerilogHDL語(yǔ)言的數(shù)據(jù)類(lèi)型... 第5節(jié) Verilog代碼書(shū)寫(xiě)規(guī)范 第6節(jié) Verilog常用程序示例2 第2節(jié) verilog HDL基本程序結(jié)構(gòu) 第4節(jié) verilog HDL語(yǔ)言的描述
標(biāo)簽： fpga
上傳時(shí)間： 2022-03-25
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FPGA那些事兒--TimeQuest靜態(tài)時(shí)序分析REV7.0，F(xiàn)PGA開(kāi)發(fā)必備技術(shù)資料--262頁(yè)。前言這是筆者用兩年構(gòu)思準(zhǔn)備一年之久的筆記，其實(shí)這也是筆者的另一種挑戰(zhàn)。寫(xiě)《工具篇I》不像寫(xiě)《verilog HDL 那些事兒》系列的筆記一樣，只要針對(duì)原理和HDL 內(nèi)容作出解釋即可，雖然《verilog HDL 那些事兒》夾雜著許多筆者對(duì)Verilog 的獨(dú)特見(jiàn)解，不過(guò)這些內(nèi)容都可以透過(guò)想象力來(lái)彌補(bǔ)。然而《工具篇I》需要一定的基礎(chǔ)才能書(shū)寫(xiě)。兩年前，編輯《時(shí)序篇》之際，筆者忽然對(duì)TimeQuest 產(chǎn)生興趣，可是筆者當(dāng)時(shí)卻就連時(shí)序是什么也不懂，更不明白時(shí)序有理想和物理之分，為此筆者先著手理想時(shí)序的研究。一年后，雖然已掌握解理想時(shí)序，但是筆者始終覺(jué)得理想時(shí)序和TimeQuest 之間缺少什么，這種感覺(jué)就像磁極不會(huì)沒(méi)有原因就相互吸引著？于是漫長(zhǎng)的思考就開(kāi)始了... 在不知不覺(jué)中就寫(xiě)出《整合篇》。HDL 描述的模塊是軟模型，modelsim 仿真的軟模型是理想時(shí)序。換之，軟模型經(jīng)過(guò)綜合器總綜合以后就會(huì)成為硬模型，也是俗稱(chēng)的網(wǎng)表。而TimeQuest 分析的對(duì)象就是硬模型的物理時(shí)序。理想時(shí)序與物理時(shí)序雖然與物理時(shí)序有顯明的區(qū)別，但它們卻有黏糊的關(guān)系，就像南極和北極的磁性一樣相互作用著。編輯《工具篇I》的過(guò)程不也是一番風(fēng)順，其中也有擱淺或者靈感耗盡的情況。《工具篇I》給筆者最具挑戰(zhàn)的地方就是如何將抽象的概念，將其簡(jiǎn)化并且用語(yǔ)言和圖形表達(dá)出來(lái)。讀者們可要知道《工具篇I》使用許多不曾出現(xiàn)在常規(guī)書(shū)的用詞與概念... 但是，不曾出現(xiàn)并不代表它們不復(fù)存在，反之如何定義與實(shí)例化它們讓筆者興奮到夜夜失眠。《工具篇 I》的書(shū)寫(xiě)方式依然繼承筆者往常的筆記風(fēng)格，內(nèi)容排版方面雖然給人次序不一的感覺(jué)，不過(guò)筆者認(rèn)為這種次序?qū)W(xué)習(xí)有最大的幫助。編輯《工具篇I》辛苦歸辛苦，但是筆者卻很熱衷，心情好比小時(shí)候研究新玩具一般，一邊好奇一邊疑惑，一邊學(xué)習(xí)一邊記錄。完成它讓筆者有莫民的愉快感，想必那是筆者久久不失的童心吧！？
標(biāo)簽： FPGA TimeQues 靜態(tài)時(shí)序分析 verilog HDL
上傳時(shí)間： 2022-05-02
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《Xilinx FPGA開(kāi)發(fā)實(shí)用教程》系統(tǒng)講述了Xilinx FPGA的開(kāi)發(fā)知識(shí),包括FPGA開(kāi)發(fā)簡(jiǎn)介、Verilog HDL語(yǔ)言基礎(chǔ)、基于Xilinx芯片的HDL語(yǔ)言高級(jí)進(jìn)階、ISE開(kāi)發(fā)環(huán)境使用指南、FPGA配置電路及軟件操作、在線(xiàn)邏輯分析儀ChipScope的使用、基于FPGA的數(shù)字信號(hào)處理技術(shù)、基于System Generator的DSP系統(tǒng)開(kāi)發(fā)技術(shù)、基于FPGA的可編程嵌入式開(kāi)發(fā)技術(shù)、基于FPGA的高速數(shù)據(jù)連接技術(shù)和時(shí)序分析原理以及時(shí)序分析器的使用11章內(nèi)容，各章均以實(shí)例為基礎(chǔ)，涵蓋了FPGA開(kāi)發(fā)的主要方面。
上傳時(shí)間： 2022-06-09
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筆者詳細(xì)的談?wù)撛S多在整合里會(huì)出現(xiàn)的微妙思路，如：如何把計(jì)數(shù)器/定時(shí)器整合在某個(gè)步驟里，從何提升模塊解讀性和擴(kuò)展性。此外，在整合篇還有一個(gè)重要的討論，那就是 for，while 和 do ... while 等循環(huán)。這些都是一些順序語(yǔ)言的佼佼者，可是在 verilog HDL 語(yǔ)言里它們就黯然失色。整合篇所討論的內(nèi)容不單是循環(huán)而已，整合篇的第二個(gè)重點(diǎn)是理想時(shí)序和物理時(shí)序的整合。說(shuō)實(shí)話(huà)，筆者自身也認(rèn)為要結(jié)合“兩個(gè)時(shí)序”是一件苦差事，理想時(shí)序是 Verilog的行為，物理時(shí)序則是硬件的行為。不過(guò)在它們兩者之間又有微妙的 “黏糊點(diǎn)”，只要稍微利用一下這個(gè)“黏糊點(diǎn)”我們就可以非常輕松的寫(xiě)出符合“兩個(gè)時(shí)序”的模塊，但是前提條件是充足了解“理想時(shí)序”。整合篇里還有一個(gè)重點(diǎn)，那就是“精密控時(shí)”。實(shí)現(xiàn)“精密控時(shí)”最笨的方法是被動(dòng)式的設(shè)計(jì)方法，亦即一邊仿真，一邊估算時(shí)鐘的控制精度。這顯然是非常“傳統(tǒng)”而且“古老”的方法，雖然有效但往往就是最費(fèi)精神和時(shí)間的。相反的，主動(dòng)式是一種講求在代碼上和想象上實(shí)現(xiàn)“精密控時(shí)”的設(shè)計(jì)方法。主動(dòng)式的設(shè)計(jì)方法是基于“理想時(shí)序”“建模技巧”和“仿順序操作”作為后盾的整合技巧。不說(shuō)筆者吹牛，如果采用主動(dòng)式的設(shè)計(jì)方法驅(qū)動(dòng) IIC 和 SDRAM 硬件，任何一段代碼都是如此合情合理。
標(biāo)簽： verilogl
上傳時(shí)間： 2022-06-13
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數(shù)字濾波器的MATLAB與FPGA實(shí)現(xiàn)——Altera/Verilog版》以Altera公司的FPGA器件為開(kāi)發(fā)平臺(tái)，采用MATLAB及Verilog HDL語(yǔ)言為開(kāi)發(fā)工具，詳細(xì)闡述數(shù)字濾波器的FPGA實(shí)現(xiàn)原理、結(jié)構(gòu)、方法以及仿真測(cè)試過(guò)程，并通過(guò)大量工程實(shí)例分析FPGA實(shí)現(xiàn)過(guò)程中的具體技術(shù)細(xì)節(jié)。主要包括FIR濾波器、IIR濾波器、多速率濾波器、自適應(yīng)濾波器、變換域?yàn)V波器、解調(diào)系統(tǒng)濾波器設(shè)計(jì)等內(nèi)容。本書(shū)思路清晰、語(yǔ)言流暢、分析透徹，在簡(jiǎn)明闡述設(shè)計(jì)原理的基礎(chǔ)上，主要追求對(duì)工程實(shí)踐的指導(dǎo)性，力求使讀者在較短的時(shí)間內(nèi)掌握數(shù)字濾波器的FPGA設(shè)計(jì)知識(shí)和技能。第1章 數(shù)字濾波器及FPGA概述第2章 設(shè)計(jì)語(yǔ)言及環(huán)境介紹第3章 FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理基礎(chǔ)第4章 FIR濾波器的FPGA設(shè)計(jì)與實(shí)現(xiàn)第5章 IIR濾波器的MATLAB與FPGA實(shí)現(xiàn)第6章 多速率濾波器的FPGA實(shí)現(xiàn)第7章 自適應(yīng)濾波器的FPGA實(shí)現(xiàn)第8章 變換域?yàn)V波器的FPGA實(shí)現(xiàn)第9章 解調(diào)系統(tǒng)濾波器的FPGA實(shí)現(xiàn)
標(biāo)簽： 數(shù)字濾波器 matlab fpga
上傳時(shí)間： 2022-06-14
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黑金—verilog HDL教程 -黑金—NIOSII視頻教程 -黑金—FPGA-驅(qū)動(dòng)篇 -夏宇聞—VerilogHDL視頻教程.rar 144M特權(quán)—深入淺出玩轉(zhuǎn)FPGA視頻（35講）.rar 1.7G
上傳時(shí)間： 2022-06-14
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