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verilog HDL

  • 60秒秒表設(shè)計

    60秒秒表設(shè)計,可暫停和分段計數(shù)等,所有功能是利用verilog HDL來描述,最后下載到CPLD/FPGA才能運行。

    標簽: 秒表設(shè)計

    上傳時間: 2017-06-08

    上傳用戶:1159797854

  • 本例是關(guān)于卷積碼的一個簡單算法

    本例是關(guān)于卷積碼的一個簡單算法,用verilog HDL語言編寫,整個文檔包括了產(chǎn)生卷積的整個工程。

    標簽: 卷積碼 算法

    上傳時間: 2017-06-27

    上傳用戶:ecooo

  • FIFO 源程序

    FIFO 源程序,verilog HDL實現(xiàn),自己驗證過,沒問題

    標簽: FIFO 源程序

    上傳時間: 2013-12-19

    上傳用戶:aig85

  • 設(shè)計帶進位算術(shù)邏輯運算單元

    設(shè)計帶進位算術(shù)邏輯運算單元,根據(jù)74LS181功能表,用verilog HDL硬件描述語言編程實現(xiàn)ALU181的算術(shù)邏輯運算功能,編輯實驗原理圖,在算術(shù)邏輯單元原理圖上,將其擴展為帶進位的算術(shù)邏輯運算單元,對其進行編譯,并設(shè)計波形對其進行仿真驗證,最后下載驗證

    標簽: 進位 算術(shù)邏輯運算

    上傳時間: 2013-12-17

    上傳用戶:498732662

  • i2c總線模擬

    i2c總線模擬,verilog HDL編寫的總線模擬控制程序

    標簽: i2c 總線模擬

    上傳時間: 2014-01-10

    上傳用戶:yuanyuan123

  • 對vga接口做了詳細的介紹

    對vga接口做了詳細的介紹,并且有一 ·三段式Verilog的IDE程序,但只有DMA ·電子密碼鎖,基于fpga實現(xiàn),密碼正 ·IIR、FIR、FFT各模塊程序設(shè)計例程, ·基于邏輯工具的以太網(wǎng)開發(fā),基于邏 ·自己寫的一個測溫元件(ds18b20)的 ·光纖通信中的SDH數(shù)據(jù)幀解析及提取的 ·VHDL Programming by Example(McGr ·這是CAN總線控制器的IP核,源碼是由 ·FPGA設(shè)計的SDRAM控制器,有仿真代碼 ·xilinx fpga 下的IDE控制器原代碼, ·用verilog寫的,基于查表法實現(xiàn)的LO ·精通verilog HDL語言編

    標簽: vga 接口

    上傳時間: 2014-12-04

    上傳用戶:colinal

  • 輸入輸出控制的狀態(tài)機

    輸入輸出控制的狀態(tài)機,verilog HDL源碼

    標簽: 輸入輸出 控制 狀態(tài)

    上傳時間: 2014-01-10

    上傳用戶:璇珠官人

  • ps2接口控制程序

    ps2接口控制程序,采用verilog HDL

    標簽: ps2 接口控制 程序

    上傳時間: 2017-09-03

    上傳用戶:skhlm

  • PS2鍵盤鼠標接口控制實現(xiàn)電子琴功能

    PS2鍵盤鼠標接口控制實現(xiàn)電子琴功能,verilog HDL 編寫

    標簽: PS2 鍵盤 接口 控制實現(xiàn)

    上傳時間: 2013-12-03

    上傳用戶:BIBI

  • FPGA 建模

    FPGA入門 建模”顧名思義就是“模塊建立”的省略。FPGA的邏輯資源,好比樂高的積木,要組合樂高就是需要工具,那verilog HDL就是FPGA建模的工具。

    標簽: verilog 基礎(chǔ)

    上傳時間: 2015-03-22

    上傳用戶:edmund3

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